JPS6153771A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS6153771A JPS6153771A JP17600284A JP17600284A JPS6153771A JP S6153771 A JPS6153771 A JP S6153771A JP 17600284 A JP17600284 A JP 17600284A JP 17600284 A JP17600284 A JP 17600284A JP S6153771 A JPS6153771 A JP S6153771A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42304—Base electrodes for bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は、半導体装置及び製造方法に関する。
特に、エミッタ、ベース、コレクタが積層されてなる縦
型構造のバイポーラトランジスタの改良に関する。更に
、詳しくは、か〜る縦型構造のバイポーラトランジスタ
において、ベース引き出し部を金属をもって構成するバ
イポーラトランジスタとその製造方法とに関する。
型構造のバイポーラトランジスタの改良に関する。更に
、詳しくは、か〜る縦型構造のバイポーラトランジスタ
において、ベース引き出し部を金属をもって構成するバ
イポーラトランジスタとその製造方法とに関する。
（２）技術の背景
バイポーラトランジスタのエミッタ、ベース、コレクタ
を積層して縦型構造にし、ベース引き出し部をベース領
域の側壁に形成する構造のバイポーラトランジスタが知
られている。か−る縦型構造のバイポーラトランジスタ
においては、ベースｍｊ積をエミッタ面積と同程度まで
縮少できるため、コレクタ・ベース間の寄生静電容量を
低下することができ、ベース抵抗も低下することができ
、さらに、縦型であるから集積度も向上しうるという利
益がある。
を積層して縦型構造にし、ベース引き出し部をベース領
域の側壁に形成する構造のバイポーラトランジスタが知
られている。か−る縦型構造のバイポーラトランジスタ
においては、ベースｍｊ積をエミッタ面積と同程度まで
縮少できるため、コレクタ・ベース間の寄生静電容量を
低下することができ、ベース抵抗も低下することができ
、さらに、縦型であるから集積度も向上しうるという利
益がある。
（３）従来技術と問題点
たダ、ベース引き出し部がベース領域の側壁に形成され
た、上記の縦型構造のバイポーラトランジスタのベース
引き出し部は、従来波ｔｒ＃ｊにおいては多結晶シリコ
ンをもって形成されており、ベース抵抗が高いという欠
点があり、この点でさらに改良の余地を残していた。
た、上記の縦型構造のバイポーラトランジスタのベース
引き出し部は、従来波ｔｒ＃ｊにおいては多結晶シリコ
ンをもって形成されており、ベース抵抗が高いという欠
点があり、この点でさらに改良の余地を残していた。
（４）発明の目的
本発明の目的は、この欠点を解消することにあり、エミ
ッタ、ベース、コレクタが積層的に形成されておりベー
ス引き出し部がベース領域の側壁に形成されてなる縦型
構造のバイポーラトランジスタにおいて、ベース引き出
し部を金属をもって構成して、ベース抵抗の低下された
バイポーラトランジスタとその製造方法とを提供するこ
とにある。
ッタ、ベース、コレクタが積層的に形成されておりベー
ス引き出し部がベース領域の側壁に形成されてなる縦型
構造のバイポーラトランジスタにおいて、ベース引き出
し部を金属をもって構成して、ベース抵抗の低下された
バイポーラトランジスタとその製造方法とを提供するこ
とにある。
（５）発明の構成
本発明の構成は、（１）１導電型の第１の半導１［１
体層（コレクタもしくはエミッタ）の１部領域を除き第
１の絶縁物層が形成され、該第１の絶縁物層上にリフラ
クトリメタル層が形成され、該リフラクトリメタル層・
上に第２の絶縁物層が形成され、前記１部領域上に前記
リフラクトリメタル層と接して前記１導電型と反対の導
電型の第２の半導体層（ベース）が形成され、該第２の
半導体層（ベース）上に前記第２の絶縁物層に接して前
記１導電型と同一の導電型の第３の半導体層（エミッタ
もしくはコレクタ）が形成され該第３の半導体層に接続
してエミッタ電極もしくはコレクタ電極が形成され、前
記リフラクトリメタル層に接続してベース電極が形成さ
れ、前記第１の半４体層（コレクタもしくはエミッタ）
に接続してコレクタ電極もしくはエミッタ電極が形成さ
れてなる半導体装置と、（２）１導電型の第１の半導体
層（コレクタもしくはエミッタ）上に第１の絶縁物層と
りフラクトリメタル層と第２の絶縁物層とを順次形成し
、該第２の絶縁物層と該リフラクトリメタル層と該第１
の絶縁物層とを１部領域から除去して該１部領域におい
て開口を形成して前記第１の半導体層（コレクタもしく
はエミッタ）を露出し、該開口内に前記ｌ導電型と反対
の導電型の第２の半導体層（ベース）を形成し、該第２
の半導体層（ベース）の上部の、前記第２の絶縁物層と
接する領域の導電型を、前記第１の導電型と同一の導電
型に転換して第３の半導体層（エミッタもしくはコレク
タ）に転換し、該第３の半導体層（エミッタもしくはコ
レクタ）に接続してエミッタ電極もしくはコレクタ電極
を形成し、前記リフラクトリメタル層に接続してベース
電極を形成し、前記第１の半導体層（コレクタもしくは
エミッタ）に接続してコレクタ電極もしくはエミッタ電
極を形成する工程を有する、半導体装置の製造方法とに
ある。
１の絶縁物層が形成され、該第１の絶縁物層上にリフラ
クトリメタル層が形成され、該リフラクトリメタル層・
上に第２の絶縁物層が形成され、前記１部領域上に前記
リフラクトリメタル層と接して前記１導電型と反対の導
電型の第２の半導体層（ベース）が形成され、該第２の
半導体層（ベース）上に前記第２の絶縁物層に接して前
記１導電型と同一の導電型の第３の半導体層（エミッタ
もしくはコレクタ）が形成され該第３の半導体層に接続
してエミッタ電極もしくはコレクタ電極が形成され、前
記リフラクトリメタル層に接続してベース電極が形成さ
れ、前記第１の半４体層（コレクタもしくはエミッタ）
に接続してコレクタ電極もしくはエミッタ電極が形成さ
れてなる半導体装置と、（２）１導電型の第１の半導体
層（コレクタもしくはエミッタ）上に第１の絶縁物層と
りフラクトリメタル層と第２の絶縁物層とを順次形成し
、該第２の絶縁物層と該リフラクトリメタル層と該第１
の絶縁物層とを１部領域から除去して該１部領域におい
て開口を形成して前記第１の半導体層（コレクタもしく
はエミッタ）を露出し、該開口内に前記ｌ導電型と反対
の導電型の第２の半導体層（ベース）を形成し、該第２
の半導体層（ベース）の上部の、前記第２の絶縁物層と
接する領域の導電型を、前記第１の導電型と同一の導電
型に転換して第３の半導体層（エミッタもしくはコレク
タ）に転換し、該第３の半導体層（エミッタもしくはコ
レクタ）に接続してエミッタ電極もしくはコレクタ電極
を形成し、前記リフラクトリメタル層に接続してベース
電極を形成し、前記第１の半導体層（コレクタもしくは
エミッタ）に接続してコレクタ電極もしくはエミッタ電
極を形成する工程を有する、半導体装置の製造方法とに
ある。
（６）発明の実施例
以下、図面を参照しつ一１本発明の実施例に係るバイポ
ーラトランジスタの製造工程を説明する。
ーラトランジスタの製造工程を説明する。
第１図参照
Ｐ型シリコン基板１の表層に、素子形成領域としてのｎ
ウェル２を、ｎ型不純物濃度１０２０ｃｆｆｌ−３程度
に、また、厚さｌルｍ程度に形成する。
ウェル２を、ｎ型不純物濃度１０２０ｃｆｆｌ−３程度
に、また、厚さｌルｍ程度に形成する。
第２図参照
１０ ｃｍ 程度の低儂度ｎ型領域３（第１の半導
体層）を厚さ１壓ｍ以下に成長した後、ＬＯＣＯ５法等
を使用してフィールド絶縁層４を形成する。
体層）を厚さ１壓ｍ以下に成長した後、ＬＯＣＯ５法等
を使用してフィールド絶縁層４を形成する。
フォトリソグラフィー法とイオンインプランテーション
法とを使用して、コレクタ電極コンタクト領域５のｎ型
不純物濃度を１０”ｃ＋ａ−”程度に高める。
法とを使用して、コレクタ電極コンタクト領域５のｎ型
不純物濃度を１０”ｃ＋ａ−”程度に高める。
第３図参照
基板表面を酸化して厚さ １．ｏ００Ａ程度の二酸化シ
リコンよりなる第１の絶縁物層６を形成し、つゾいて、
タングステン、モリブデン、チタン等のりフラクトリメ
タルを蒸着して厚さ数千式程度のりフラクトリメタル層
７を形成し、さらにつりいて、ＣＶＤ法等を使用して厚
さ数千人情程度の二酸化シリコンよりなる２８２の絶縁
物層８を形成する。
リコンよりなる第１の絶縁物層６を形成し、つゾいて、
タングステン、モリブデン、チタン等のりフラクトリメ
タルを蒸着して厚さ数千式程度のりフラクトリメタル層
７を形成し、さらにつりいて、ＣＶＤ法等を使用して厚
さ数千人情程度の二酸化シリコンよりなる２８２の絶縁
物層８を形成する。
第４図参照
エミッタ・ベース領域に、１辺の長さまたは直径が０．
５〜ｌルｍ程度であり、低不純物濃度ｎ型領域３（第１
の半導体層）に達する開口９を形成する。この工程は、
Ｘ線リソグラフィー法またはエレクトロンビームの直接
描画法を使用すれば可能である。
５〜ｌルｍ程度であり、低不純物濃度ｎ型領域３（第１
の半導体層）に達する開口９を形成する。この工程は、
Ｘ線リソグラフィー法またはエレクトロンビームの直接
描画法を使用すれば可能である。
第５図参照
選択エピタキシャル成長法を使用して、上記の開口９を
、５Ｘ１０１８ｃｆｆｉ−３程度の不純物濃度のｐ型シ
リコン単結晶層１０（第２の半導体層）をもって埋め込
む。
、５Ｘ１０１８ｃｆｆｉ−３程度の不純物濃度のｐ型シ
リコン単結晶層１０（第２の半導体層）をもって埋め込
む。
第６図参照
このｐ型のシリコン単結晶ＣＩＯの表層にｎ型不純物を
高濃度（１０２０ｃＩｌ−３）にイオン注入してｎ型領
域（エミッタ） １１を形成する。このとき、ｎ型領域
（エミッタ） １１の厚さは数百式程度と薄いことが必
要であるから不純物としてはＲＰの小さいヒ素が望まし
い。次に、ベース電極形成領域とコ □ｉレクタ電極
形成領域に電極コンタクト用開口を形成し、アルミニウ
ムを蒸着した後これをパターニングして、エミッタ電極
１２、ベース電極１３、コレクタ電極１４を形成する。
高濃度（１０２０ｃＩｌ−３）にイオン注入してｎ型領
域（エミッタ） １１を形成する。このとき、ｎ型領域
（エミッタ） １１の厚さは数百式程度と薄いことが必
要であるから不純物としてはＲＰの小さいヒ素が望まし
い。次に、ベース電極形成領域とコ □ｉレクタ電極
形成領域に電極コンタクト用開口を形成し、アルミニウ
ムを蒸着した後これをパターニングして、エミッタ電極
１２、ベース電極１３、コレクタ電極１４を形成する。
以上の工程をもって製造された半導体装置は、（イ）占
ミッタ、ベース、コレクタが積層的に形成され、ベース
引き出し部はベース領域の側壁に形成されて縦型構造の
バイポーラトランジスタを構成しているので、ベース面
積とエミッタ面積とはお〜よそ回−にされてコレクタ・
ベース間寄生靜電容量は低下しており、さらに、集積度
も向上しており、（ロ）ベース引き出し部はりフラクト
リーメタルをもって構成されるのでベース抵抗が低下し
ている。
ミッタ、ベース、コレクタが積層的に形成され、ベース
引き出し部はベース領域の側壁に形成されて縦型構造の
バイポーラトランジスタを構成しているので、ベース面
積とエミッタ面積とはお〜よそ回−にされてコレクタ・
ベース間寄生靜電容量は低下しており、さらに、集積度
も向上しており、（ロ）ベース引き出し部はりフラクト
リーメタルをもって構成されるのでベース抵抗が低下し
ている。
（７）発明の詳細
な説明せるとおり、本発明によれば、エミッタ、ベース
、コレクタが積層的に形成されておりベース引き出し部
がベース領域の側壁に形成されてなる縦型構造のバイポ
ーラトランジスタにおいて、ベース引き出し部を金属を
もって構成して、ベース抵抗の低下されたバイポーラト
ランジスタとその製造方法とを提供することができる。
、コレクタが積層的に形成されておりベース引き出し部
がベース領域の側壁に形成されてなる縦型構造のバイポ
ーラトランジスタにおいて、ベース引き出し部を金属を
もって構成して、ベース抵抗の低下されたバイポーラト
ランジスタとその製造方法とを提供することができる。
尚。
この構造及び製造方法は実施例として説明したエミッタ
とコレクタを入れかえて動作させる素子に対しても適用
できることは言うまでもない。
とコレクタを入れかえて動作させる素子に対しても適用
できることは言うまでもない。
第１〜第６図は本発明の実施例に係るバイポーラトラン
ジスタの製造方法の主要工程完了後の基板断面図である
。 １ｅｅ−ｐ型シリコン基板、 ２・ ・ ・ｎウェル
、 ３・１低濃度ｎ５領域（第１の半導体層）、 ４・
・・フィールド絶縁物層、 ５・・・コレクタ電極コ
ンタクト領域、 ６・・・第１の絶縁物層（二酸化シ
リコン層）、 ７・・・リフラクトリ−メタル層
Ｂ 、 、 、 ７ｆＩＪ２の絶縁物層（二酸化シリコ
ン層）、 ９・壷 ・開口、ｌＯ・・・ｐ型シリコン
単結晶層（第２の半導体層）、 １１・・・ｎ型領域（
第３の半導体層）、１２目１１エミツタ電極、 １３
・ｌ ペース電＼ｔ と 区 寸 の 味
ジスタの製造方法の主要工程完了後の基板断面図である
。 １ｅｅ−ｐ型シリコン基板、 ２・ ・ ・ｎウェル
、 ３・１低濃度ｎ５領域（第１の半導体層）、 ４・
・・フィールド絶縁物層、 ５・・・コレクタ電極コ
ンタクト領域、 ６・・・第１の絶縁物層（二酸化シ
リコン層）、 ７・・・リフラクトリ−メタル層
Ｂ 、 、 、 ７ｆＩＪ２の絶縁物層（二酸化シリコ
ン層）、 ９・壷 ・開口、ｌＯ・・・ｐ型シリコン
単結晶層（第２の半導体層）、 １１・・・ｎ型領域（
第３の半導体層）、１２目１１エミツタ電極、 １３
・ｌ ペース電＼ｔ と 区 寸 の 味
Claims (2)
- （１）１導電型の第１の半導体層（コレクタもしくはエ
ミッタ）の１部領域を除き第１の絶縁物層が形成され、
該第１の絶縁物層上にリフラクトリメタル層が形成され
、該リフラクトリメタル層上に第２の絶縁物層が形成さ
れ、前記１部領域上に前記リフラクトリメタル層と接し
て前記１導電型と反対の導電型の第２の半導体層（ベー
ス）が形成され、該第２の半導体層（ベース）上に前記
第２の絶縁物層に接して前記１導電型と同一の導電型の
第３の半導体層（エミッタもしくはコレクタ）が形成さ
れ該第３の半導体層に接続してエミッタ電極もしくはコ
レクタ電極が形成され、前記リフラクトリメタル層に接
続してベース電極が形成され、前記第１の半導体層（コ
レクタもしくはエミッタ）に接続してコレクタ電極もし
くはエミッタ電極が形成されてなる半導体装置。 - （２）１導電型の第１の半導体層（コレクタもしくはエ
ミッタ）上に第１の絶縁物層とリフラクトリメタル層と
第２の絶縁物層とを順次形成し、該第２の絶縁物層と該
リフラクトリメタル層と該第１の絶縁物層とを１部領域
から除去して該１部領域において開口を形成して前記第
１の半導体層（コレクタもしくはエミッタ）を露出し、
該開口内に前記１導電型と反対の導電型の第２の半導体
層（ベース）を形成し、該第２の半導体層（ベース）の
上部の、前記第２の絶縁物層と接する領域の導電型を、
前記第１の導電型と同一の導電型に転換して第３の半導
体層（エミッタもしくはコレクタ）に転換し、該第３の
半導体層（エミッタもしくはコレクタ）に接続してエミ
ッタ電極もしくはコレクタ電極を形成し、前記リフラク
トリメタル層に接続してベース電極を形成し、前記第１
の半導体層（コレクタもしくはエミッタ）に接続してコ
レクタ電極もしくはエミッタ電極を形成する工程を有す
る、半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17600284A JPS6153771A (ja) | 1984-08-24 | 1984-08-24 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17600284A JPS6153771A (ja) | 1984-08-24 | 1984-08-24 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6153771A true JPS6153771A (ja) | 1986-03-17 |
Family
ID=16005990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17600284A Pending JPS6153771A (ja) | 1984-08-24 | 1984-08-24 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6153771A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5123994A (en) * | 1989-05-30 | 1992-06-23 | Motorola, Inc. | Ramped oxide formation method |
| US8384676B2 (en) | 2005-10-31 | 2013-02-26 | Toshihiko Kondo | Keyboard device and keyboard cover |
-
1984
- 1984-08-24 JP JP17600284A patent/JPS6153771A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5123994A (en) * | 1989-05-30 | 1992-06-23 | Motorola, Inc. | Ramped oxide formation method |
| US8384676B2 (en) | 2005-10-31 | 2013-02-26 | Toshihiko Kondo | Keyboard device and keyboard cover |
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