JPH0447465B2 - - Google Patents
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- JPH0447465B2 JPH0447465B2 JP56197224A JP19722481A JPH0447465B2 JP H0447465 B2 JPH0447465 B2 JP H0447465B2 JP 56197224 A JP56197224 A JP 56197224A JP 19722481 A JP19722481 A JP 19722481A JP H0447465 B2 JPH0447465 B2 JP H0447465B2
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- Japan
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- thin film
- film transistor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
- H10D30/6733—Multi-gate TFTs
- H10D30/6734—Multi-gate TFTs having gate electrodes arranged on both top and bottom sides of the channel, e.g. dual-gate TFTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6728—Vertical TFTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
- H10D30/6733—Multi-gate TFTs
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- Thin Film Transistor (AREA)
- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、多結晶薄膜トランジスタに関するも
のである。
のである。
［従来の技術］
従来、多結晶薄膜トランジスタは、放電分解
（Glow Discharge）或いは真空蒸着で作製され
た非晶質或いは多結晶半導体薄膜を用い、第１図
ａに示すようなコプレーナー型、或いは第１図
ｂ，ｃに示すようなスタツガー型の構造を持つて
いた。ここで、１はソース電極、２はゲート電
極、３はドレイン電極、４は絶縁層、５はn+層、
６は半導体活性層、７は基板を示し、第１図ａ，
ｂ，ｃに共通な対応部分には同一符号を附した。
（Glow Discharge）或いは真空蒸着で作製され
た非晶質或いは多結晶半導体薄膜を用い、第１図
ａに示すようなコプレーナー型、或いは第１図
ｂ，ｃに示すようなスタツガー型の構造を持つて
いた。ここで、１はソース電極、２はゲート電
極、３はドレイン電極、４は絶縁層、５はn+層、
６は半導体活性層、７は基板を示し、第１図ａ，
ｂ，ｃに共通な対応部分には同一符号を附した。
［発明が解決しようとする課題］
上記のような多結晶薄膜トランジスタは、キヤ
リア易動度が粒界散乱等の多結晶粒界による欠陥
のため１〜10（cm2／sec・Ｖ）程度であり、動作が
低速であるという欠点があつた。
リア易動度が粒界散乱等の多結晶粒界による欠陥
のため１〜10（cm2／sec・Ｖ）程度であり、動作が
低速であるという欠点があつた。
一方、基板上に多結晶半導体から成るソース領
域、活性領域及びドレイン領域をメサ形に形成
し、活性領域の側面に絶縁層を介してゲート電極
を設けることによつて、上記の問題点を解決した
多結晶薄膜トランジスタが特開昭56−7481号で提
案されている。
域、活性領域及びドレイン領域をメサ形に形成
し、活性領域の側面に絶縁層を介してゲート電極
を設けることによつて、上記の問題点を解決した
多結晶薄膜トランジスタが特開昭56−7481号で提
案されている。
本発明の目的は、上記メサ形の薄膜トランジス
タを更に改良し、高速に動作し、且つ、寄生容量
を増加させることなく、複数の入力信号のゲイン
に重みをつけて信号処理を行うマルチ入力回路を
簡単に構成することのできる多結晶薄膜トランジ
スタを提供することにある。
タを更に改良し、高速に動作し、且つ、寄生容量
を増加させることなく、複数の入力信号のゲイン
に重みをつけて信号処理を行うマルチ入力回路を
簡単に構成することのできる多結晶薄膜トランジ
スタを提供することにある。
［課題を解決するための手段］
本発明の上記目的は、基板上に多結晶半導体か
ら成るソース領域、活性領域及びドレイン領域が
メサ形に積層され、前記活性領域の側面に絶縁層
を介してゲート電極が設けられて成る多結晶薄膜
トランジスタにおいて、前記ゲート電極を、互い
に独立に信号が入力され、それぞれ面積の異なる
複数個のゲート電極から構成することによつて達
成される。
ら成るソース領域、活性領域及びドレイン領域が
メサ形に積層され、前記活性領域の側面に絶縁層
を介してゲート電極が設けられて成る多結晶薄膜
トランジスタにおいて、前記ゲート電極を、互い
に独立に信号が入力され、それぞれ面積の異なる
複数個のゲート電極から構成することによつて達
成される。
［実施例］
第２図ａ乃至第２図ｃは、本発明の基礎となる
多結晶薄膜トランジスタの概略構成を説明するた
めの図である。ここで、第２図ｂは薄膜トランジ
スタの平面図、第２図ａは第２図ｂの線分Ａ−
A′に沿つた薄膜トランジスタの正面断面図、第
２図ｃは第２図ｃの線分Ｂ−B′に沿つた薄膜ト
ランジスタの側方断面図をそれぞれ示す。
多結晶薄膜トランジスタの概略構成を説明するた
めの図である。ここで、第２図ｂは薄膜トランジ
スタの平面図、第２図ａは第２図ｂの線分Ａ−
A′に沿つた薄膜トランジスタの正面断面図、第
２図ｃは第２図ｃの線分Ｂ−B′に沿つた薄膜ト
ランジスタの側方断面図をそれぞれ示す。
第２図ａ乃至第２図ｃにおいて、９は絶縁性基
板、１１はドレイン電極、１２はドレイン領域、
１３は活性領域、１４はソース領域、１５はソー
ス電極、１６は絶縁層、１７はゲート電極を示
す。また、１１，１２を各々ドレイン電極、ドレ
イン領域、１４，１５を各々ソース領域、ソース
電極としたが、逆の構成をとつて、１１，１２，
１４，１５を各々ソース電極、ソース領域、ドレ
イン領域、ドレイン電極とすることも出来る。こ
こで、１２，１３，１４で示される多結晶半導体
層は、基板に垂直に柱径数百オングストロームの
柱状構造をとつて成長するため、基板に垂直な方
向は結晶性が良く、欠陥が少ない。即ち、キヤリ
アを基板に垂直に走らせることによつて高いキヤ
リアイ易動度を有する多結晶薄膜トランジスタが
実現できる。本発明の多結晶薄膜トランジスタ
は、キヤリア易動度40〜60（cm2／sec・Ｖ）を示
し、従来のプレーナー型の薄膜トランジスタに比
して、高速な動作を行う。
板、１１はドレイン電極、１２はドレイン領域、
１３は活性領域、１４はソース領域、１５はソー
ス電極、１６は絶縁層、１７はゲート電極を示
す。また、１１，１２を各々ドレイン電極、ドレ
イン領域、１４，１５を各々ソース領域、ソース
電極としたが、逆の構成をとつて、１１，１２，
１４，１５を各々ソース電極、ソース領域、ドレ
イン領域、ドレイン電極とすることも出来る。こ
こで、１２，１３，１４で示される多結晶半導体
層は、基板に垂直に柱径数百オングストロームの
柱状構造をとつて成長するため、基板に垂直な方
向は結晶性が良く、欠陥が少ない。即ち、キヤリ
アを基板に垂直に走らせることによつて高いキヤ
リアイ易動度を有する多結晶薄膜トランジスタが
実現できる。本発明の多結晶薄膜トランジスタ
は、キヤリア易動度40〜60（cm2／sec・Ｖ）を示
し、従来のプレーナー型の薄膜トランジスタに比
して、高速な動作を行う。
第３図は、本発明の基礎となる多結晶薄膜トラ
ンジスタの他の例を説明する側方断面図である。
本例は、第２図の薄膜トランジスタのドレイン
（ソース）領域の一部を削除したもので、第２図
との対応部分には同一符号を付し、詳細な説明は
省略する。本例においては、ドレイン（ソース）
領域１２の、ソース（ドレイン）領域１４の電極
取り出し部分と平面寸法上重なる部分を製作過程
においてエツチング等で取り除いている。これに
よつて、ドレイン領域とソース領域との間の寄生
容量が減少し、本発明の多結晶薄膜トランジスタ
の高周波特性を改善するものである。
ンジスタの他の例を説明する側方断面図である。
本例は、第２図の薄膜トランジスタのドレイン
（ソース）領域の一部を削除したもので、第２図
との対応部分には同一符号を付し、詳細な説明は
省略する。本例においては、ドレイン（ソース）
領域１２の、ソース（ドレイン）領域１４の電極
取り出し部分と平面寸法上重なる部分を製作過程
においてエツチング等で取り除いている。これに
よつて、ドレイン領域とソース領域との間の寄生
容量が減少し、本発明の多結晶薄膜トランジスタ
の高周波特性を改善するものである。
本発明は、上記第２図或いは第３図の構成を基
礎として、互いに独立に信号が入力され、それぞ
れ面積の異なる複数個のゲート電極を設けたもの
である。４個のゲート電極を設けた本発明の一実
施例の平面図を第４図に示す。
礎として、互いに独立に信号が入力され、それぞ
れ面積の異なる複数個のゲート電極を設けたもの
である。４個のゲート電極を設けた本発明の一実
施例の平面図を第４図に示す。
第４図において、２１はドレイン電極、２５は
ソース電極、２６は絶縁層、２７ａ，２７ｂ，２
７ｃ，２７ｄはゲート電極である。第１図のよう
な従来の薄膜トランジスタでは、３個以上のゲー
ト電極を制作することは構造上容易ではない。従
来の薄膜トランジスタで３個のゲート電極を設け
た例を第５図に示す。第５図において、３２はド
レイン領域、３４はソース領域、３７ａ，３７
ｂ，３７ｃ，３７ｄは各々ゲート電極を示す。こ
こで、ゲート電極３７ｂから配線する際には、ソ
ース領域３４或いはドレイン領域３２の上を配線
しなければならず、配線とソース或いはドレイン
領域との間に寄生容量が生じ電気特性を悪化させ
た。しかるに、本発明においては、第４図に示す
ように、配線に伴う寄生容量を生じさせることな
く多くのゲート電極を設けることができる。
ソース電極、２６は絶縁層、２７ａ，２７ｂ，２
７ｃ，２７ｄはゲート電極である。第１図のよう
な従来の薄膜トランジスタでは、３個以上のゲー
ト電極を制作することは構造上容易ではない。従
来の薄膜トランジスタで３個のゲート電極を設け
た例を第５図に示す。第５図において、３２はド
レイン領域、３４はソース領域、３７ａ，３７
ｂ，３７ｃ，３７ｄは各々ゲート電極を示す。こ
こで、ゲート電極３７ｂから配線する際には、ソ
ース領域３４或いはドレイン領域３２の上を配線
しなければならず、配線とソース或いはドレイン
領域との間に寄生容量が生じ電気特性を悪化させ
た。しかるに、本発明においては、第４図に示す
ように、配線に伴う寄生容量を生じさせることな
く多くのゲート電極を設けることができる。
更に本発明においては、第４図のＷで示すゲー
ト電極の巾を変えているので、ゲインに所望の重
みをつけた複数個の入力ゲートを製作できる。第
４図のように製作した本実施例の多結晶薄膜トラ
ンジスタの電流電圧特性を第６図に示す。横軸は
ソース−ドレイン間電圧VD、縦軸はドレイン電
流IDを示し、２７ａ，２７ｂ，２７ｃ，２７ｄの
曲線は、各々第４図の２７ａ，２７ｂ，２７ｃ，
２７ｄのゲート電極に同電圧のゲート電圧を印加
した時のVD−ID特性を示す。このように本発明の
多結晶薄膜トランジスタは、同一のソース電極、
ドレイン電極に対し、ゲート電極の面積に比例し
たドレイン電流を流す。
ト電極の巾を変えているので、ゲインに所望の重
みをつけた複数個の入力ゲートを製作できる。第
４図のように製作した本実施例の多結晶薄膜トラ
ンジスタの電流電圧特性を第６図に示す。横軸は
ソース−ドレイン間電圧VD、縦軸はドレイン電
流IDを示し、２７ａ，２７ｂ，２７ｃ，２７ｄの
曲線は、各々第４図の２７ａ，２７ｂ，２７ｃ，
２７ｄのゲート電極に同電圧のゲート電圧を印加
した時のVD−ID特性を示す。このように本発明の
多結晶薄膜トランジスタは、同一のソース電極、
ドレイン電極に対し、ゲート電極の面積に比例し
たドレイン電流を流す。
本発明のような複数ゲートの多結晶薄膜トラン
ジスタのメリツトの１つは、コンパクトで、特性
の良いマルチ入力アナログオア回路を容易に作れ
ることにある。例えば、アナログオア回路におい
て時間的に異なる時刻に入力してくる４個の入力
信号を検知する場合、従来はトランジスタが４個
必要になる。これに対し本発明の多結晶薄膜トラ
ンジスタでは、上述の説明のように必要なトラン
ジスタは１個で良い。従つて、この回路を作るの
に必要な面積は、従来に比べて小さくて済み、且
つ、同一のソース、ドレインを使用するので、各
入力の特性も極めて良く一致している。また、本
発明のようにゲート電極の面積を変えることによ
つて、入力ゲートのゲインに重みをつけたマルチ
入力アナログオア回路が作れる。即ち、本発明に
よつて、アナログ回路等において特性を向上さ
せ、著しく集積度を高めることができる。
ジスタのメリツトの１つは、コンパクトで、特性
の良いマルチ入力アナログオア回路を容易に作れ
ることにある。例えば、アナログオア回路におい
て時間的に異なる時刻に入力してくる４個の入力
信号を検知する場合、従来はトランジスタが４個
必要になる。これに対し本発明の多結晶薄膜トラ
ンジスタでは、上述の説明のように必要なトラン
ジスタは１個で良い。従つて、この回路を作るの
に必要な面積は、従来に比べて小さくて済み、且
つ、同一のソース、ドレインを使用するので、各
入力の特性も極めて良く一致している。また、本
発明のようにゲート電極の面積を変えることによ
つて、入力ゲートのゲインに重みをつけたマルチ
入力アナログオア回路が作れる。即ち、本発明に
よつて、アナログ回路等において特性を向上さ
せ、著しく集積度を高めることができる。
本発明の多結晶薄膜トランジスタの製造方法の
一例を第２図ａ乃至第２図ｃで説明する。まず、
絶縁性基板９上にドレイン領域１２を多結晶成長
させる。ドレイン領域１２は、基板温度を基板軟
化温度以下に保ち、ｎ型不純物（燐、アンチモ
ン、ヒ素等）をルツボで蒸発させながら、シリコ
ンを電子銃で真空蒸着することにより形成され
る。次いで活性領域１３としてシリコンのみを真
空蒸着することにより多結晶成長させる。或い
は、ｐ型不純物（アルミ、カリウム）をルツボで
蒸発させながらシリコンを電子銃で真空蒸着する
ことによつて作成してもよい。次いで、再びドレ
イン領域１２と同様にｎ型不純物添加層を成長さ
せソース領域１４とする。ここで、半導体層１
２，１３，１４を第２図ａ乃至第２図ｃの如く、
ゲート部分及びソース、ドレイン電極の取り出し
部分を残して、不要部をエツチング除去する。次
にプラズマCVD等により基板上の全面を窒化シ
リコン、SiO2等の絶縁層１６で被覆し、ドレイ
ン、ソース電極を取り出すコンタクトホールをエ
ツチングによりあける。そして全面にモリブデン
を真空蒸着し、不要部をエツチング除去すること
によつてドレイン電極１１、ソース電極１５、ゲ
ート電極１７を形成し、本発明の多結晶薄膜トラ
ンジスタを作製する。また、ここでは真空蒸着法
による方法を示したが、気相成長法等他の一般的
な成長法によつても作製することが出来る。
一例を第２図ａ乃至第２図ｃで説明する。まず、
絶縁性基板９上にドレイン領域１２を多結晶成長
させる。ドレイン領域１２は、基板温度を基板軟
化温度以下に保ち、ｎ型不純物（燐、アンチモ
ン、ヒ素等）をルツボで蒸発させながら、シリコ
ンを電子銃で真空蒸着することにより形成され
る。次いで活性領域１３としてシリコンのみを真
空蒸着することにより多結晶成長させる。或い
は、ｐ型不純物（アルミ、カリウム）をルツボで
蒸発させながらシリコンを電子銃で真空蒸着する
ことによつて作成してもよい。次いで、再びドレ
イン領域１２と同様にｎ型不純物添加層を成長さ
せソース領域１４とする。ここで、半導体層１
２，１３，１４を第２図ａ乃至第２図ｃの如く、
ゲート部分及びソース、ドレイン電極の取り出し
部分を残して、不要部をエツチング除去する。次
にプラズマCVD等により基板上の全面を窒化シ
リコン、SiO2等の絶縁層１６で被覆し、ドレイ
ン、ソース電極を取り出すコンタクトホールをエ
ツチングによりあける。そして全面にモリブデン
を真空蒸着し、不要部をエツチング除去すること
によつてドレイン電極１１、ソース電極１５、ゲ
ート電極１７を形成し、本発明の多結晶薄膜トラ
ンジスタを作製する。また、ここでは真空蒸着法
による方法を示したが、気相成長法等他の一般的
な成長法によつても作製することが出来る。
［発明の効果］
以上説明したように、本発明は従来の多結晶薄
膜トランジスタにおいて、 (1) 動作速度をより高速にする (2) 寄生容量を増加させることなく、複数の入力
信号のゲインに重みをつけて信号処理を行うマ
ルチ入力回路を簡単に構成できる 等の効果を有するものである。
膜トランジスタにおいて、 (1) 動作速度をより高速にする (2) 寄生容量を増加させることなく、複数の入力
信号のゲインに重みをつけて信号処理を行うマ
ルチ入力回路を簡単に構成できる 等の効果を有するものである。
第１図ａ乃至第１図ｃはそれぞれ従来の多結晶
薄膜トランジスタの構造を示す断面図、第２図ａ
乃至第２図ｃは本発明の基礎となる薄膜トランジ
スタの構成例を示す図、第３図は本発明の基礎と
なる薄膜トランジスタの他の構成例を示す側方断
面図、第４図は４個のゲート電極を設けた本発明
の実施例を示す平面図、第５図は従来のプレーナ
ー型薄膜トランジスタで３個のゲート電極を設け
た場合を示す平面図、第６図は第４図の実施例に
おける電圧電流特性を示す図である。 ９……絶縁性基板、１１，２１……ドレイン電
極、１２……ドレイン領域、１３……活性領域、
１４……ソース領域、１５，２５……ソース電
極、１６，２６……絶縁層、１７，２７ａ，２７
ｂ，２７ｃ，２７ｄ……ゲート電極。
薄膜トランジスタの構造を示す断面図、第２図ａ
乃至第２図ｃは本発明の基礎となる薄膜トランジ
スタの構成例を示す図、第３図は本発明の基礎と
なる薄膜トランジスタの他の構成例を示す側方断
面図、第４図は４個のゲート電極を設けた本発明
の実施例を示す平面図、第５図は従来のプレーナ
ー型薄膜トランジスタで３個のゲート電極を設け
た場合を示す平面図、第６図は第４図の実施例に
おける電圧電流特性を示す図である。 ９……絶縁性基板、１１，２１……ドレイン電
極、１２……ドレイン領域、１３……活性領域、
１４……ソース領域、１５，２５……ソース電
極、１６，２６……絶縁層、１７，２７ａ，２７
ｂ，２７ｃ，２７ｄ……ゲート電極。
Claims (1)
- １ 基板上に多結晶半導体から成るソース領域、
活性領域及びドレイン領域がメサ形に積層され、
前記活性領域の側面に絶縁層を介してゲート電極
が設けられて成る多結晶薄膜トランジスタにおい
て、前記ゲート電極が、互いに独立に信号が入力
され、それぞれ面積の異なる複数個のゲート電極
から成ることを特徴とする多結晶薄膜トランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56197224A JPS5897868A (ja) | 1981-12-08 | 1981-12-08 | 多結晶薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56197224A JPS5897868A (ja) | 1981-12-08 | 1981-12-08 | 多結晶薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5897868A JPS5897868A (ja) | 1983-06-10 |
| JPH0447465B2 true JPH0447465B2 (ja) | 1992-08-04 |
Family
ID=16370897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56197224A Granted JPS5897868A (ja) | 1981-12-08 | 1981-12-08 | 多結晶薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5897868A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6076169A (ja) * | 1983-10-03 | 1985-04-30 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型半導体装置 |
| JPS6076167A (ja) * | 1983-10-03 | 1985-04-30 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型半導体装置 |
| JPS6076170A (ja) * | 1983-10-03 | 1985-04-30 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型半導体装置作製方法 |
| JPS6076168A (ja) * | 1983-10-03 | 1985-04-30 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型半導体装置作製方法 |
-
1981
- 1981-12-08 JP JP56197224A patent/JPS5897868A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5897868A (ja) | 1983-06-10 |
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