JPS6149850B2 - - Google Patents
Info
- Publication number
- JPS6149850B2 JPS6149850B2 JP19037981A JP19037981A JPS6149850B2 JP S6149850 B2 JPS6149850 B2 JP S6149850B2 JP 19037981 A JP19037981 A JP 19037981A JP 19037981 A JP19037981 A JP 19037981A JP S6149850 B2 JPS6149850 B2 JP S6149850B2
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- charge
- switch
- amplifier
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000003990 capacitor Substances 0.000 claims description 27
- 238000010586 diagram Methods 0.000 description 5
- 238000007599 discharging Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は、オフセツト補正を行なうことのでき
るチヤージ・アンプに関するものである。
るチヤージ・アンプに関するものである。
第１図は従来のチヤージ・アンプの構成を示す
図である。同図において、コンデンサC1は入力
端子T1に供給される電流で充電され、入力電流
の供給がなくなつた後は電流のなくなる直前の電
圧を保持する。次に第１のスイツチS1をONに
し、コンデンサC1に保持された電荷をチヤー
ジ・アンプCAのチヤージ・コンデンサC2に転送
する。転送完了後スイツチS1をOFFにしてチヤ
ージ・コンデンサC2にその電荷を保持させるこ
とにより、増幅器AMPの出力端に直結した出力
端子T2より電荷に対応した電圧を得ることがで
きる。なお、スイツチS2はコンデンサC2を放電
させ初期状態に戻すためのスイツチである。この
ような構成により、出力端子T2に入力電流に対
応した電圧を得ることができる。しかしながら、
増幅器AMPにオフセツトがあると、そのオフセ
ツト電圧は直接コンデンサC2の電圧に加算さ
れ、誤差となつて現われる。そこで、通常は、増
幅器AMPにオフセツト調整回路を付加し、前記
オフセツト電圧とは逆の極性のオフセツト補正電
圧を加算して相殺している。このような方法は、
その調整が煩雑であり、また温度変化あるいは経
時変化等も含めてオフセツト電圧の変動を完全に
零に補正することは不可能に近かつた。
図である。同図において、コンデンサC1は入力
端子T1に供給される電流で充電され、入力電流
の供給がなくなつた後は電流のなくなる直前の電
圧を保持する。次に第１のスイツチS1をONに
し、コンデンサC1に保持された電荷をチヤー
ジ・アンプCAのチヤージ・コンデンサC2に転送
する。転送完了後スイツチS1をOFFにしてチヤ
ージ・コンデンサC2にその電荷を保持させるこ
とにより、増幅器AMPの出力端に直結した出力
端子T2より電荷に対応した電圧を得ることがで
きる。なお、スイツチS2はコンデンサC2を放電
させ初期状態に戻すためのスイツチである。この
ような構成により、出力端子T2に入力電流に対
応した電圧を得ることができる。しかしながら、
増幅器AMPにオフセツトがあると、そのオフセ
ツト電圧は直接コンデンサC2の電圧に加算さ
れ、誤差となつて現われる。そこで、通常は、増
幅器AMPにオフセツト調整回路を付加し、前記
オフセツト電圧とは逆の極性のオフセツト補正電
圧を加算して相殺している。このような方法は、
その調整が煩雑であり、また温度変化あるいは経
時変化等も含めてオフセツト電圧の変動を完全に
零に補正することは不可能に近かつた。
本発明は、このような点を解消するもので、そ
の目的は、簡単な構成によりオフセツト電圧を完
全に補正することのできるチヤージ・アンプを提
供することにある。
の目的は、簡単な構成によりオフセツト電圧を完
全に補正することのできるチヤージ・アンプを提
供することにある。
以下図面を参照して本発明を詳しく説明する。
第２図は本発明に係るチヤージ・アンプの一実施
例を示す構成図である。第２図において第１図の
構成と異なる点は、コンデンサC2と増幅器AMP
の間にスイツチを挿入接続した点である。S21，
S22はオン・オフスイツチで、スイツチS1及びS2
と同様に図示しない制御回路により駆動されるよ
うになつている。増幅器AMPの出力端は第２の
スイツチS21を介して、他端が増幅器AMPの入力
端に接続されたコンデンサC2の一端に接続され
ると共に、第３のスイツチS22を介してコモンラ
インに接続されている。Vosは増幅器AMPの入力
側で生じたオフセツトを単に説明的に表示したも
のである。
第２図は本発明に係るチヤージ・アンプの一実施
例を示す構成図である。第２図において第１図の
構成と異なる点は、コンデンサC2と増幅器AMP
の間にスイツチを挿入接続した点である。S21，
S22はオン・オフスイツチで、スイツチS1及びS2
と同様に図示しない制御回路により駆動されるよ
うになつている。増幅器AMPの出力端は第２の
スイツチS21を介して、他端が増幅器AMPの入力
端に接続されたコンデンサC2の一端に接続され
ると共に、第３のスイツチS22を介してコモンラ
インに接続されている。Vosは増幅器AMPの入力
側で生じたオフセツトを単に説明的に表示したも
のである。
このように構成した本発明のチヤージ・アンプ
の動作を第３図を参照しながら次に説明する。こ
のチヤージ・アンプは、３種の動作期間を１サイ
クルとして作動するものであるので各期間をその
順序に従つて説明する。
の動作を第３図を参照しながら次に説明する。こ
のチヤージ・アンプは、３種の動作期間を１サイ
クルとして作動するものであるので各期間をその
順序に従つて説明する。
放電及びオフセツト電圧Vos記憶期間t1
第３図に示すように、スイツチS21のみOFF
で、他のスイツチS1，S22，S2を総べてONにし、
第４図のイに示す回路接続とする。これによりコ
ンデンサC1，C2に蓄積されていた電荷は放電さ
れ、C1，C2はオフセツト電圧Vosを記憶する。
で、他のスイツチS1，S22，S2を総べてONにし、
第４図のイに示す回路接続とする。これによりコ
ンデンサC1，C2に蓄積されていた電荷は放電さ
れ、C1，C2はオフセツト電圧Vosを記憶する。
電荷入力期間t2
前記のスイツチ状態よりスイツチS1をOFFに
して第４図のロに示す接続とする。この期間に、
入力端子T1に入力電流を導き、コンデンサC1に
入力電液をチヤージする。C1の充電電圧V1は
Ｑ／C1＋Vosであり、一方コンデンサC2にはVos
がホールドされている。
して第４図のロに示す接続とする。この期間に、
入力端子T1に入力電流を導き、コンデンサC1に
入力電液をチヤージする。C1の充電電圧V1は
Ｑ／C1＋Vosであり、一方コンデンサC2にはVos
がホールドされている。
転送期間t3
スイツチS1をON、スイツチS21をON、スイツ
チS22をOFF、スイツチS2をOFFにし第４図のハ
に示す接続として、C1の電荷をC2に転送する。
転送される電荷量Q′は Q′＝｛（Ｑ／C1＋Vos）−Vos｝×C1＝Ｑ 従つて、出力端子T2にＱ／C2の電圧を得るこ
とができる。
チS22をOFF、スイツチS2をOFFにし第４図のハ
に示す接続として、C1の電荷をC2に転送する。
転送される電荷量Q′は Q′＝｛（Ｑ／C1＋Vos）−Vos｝×C1＝Ｑ 従つて、出力端子T2にＱ／C2の電圧を得るこ
とができる。
以上のような動作により、出力端子T2からは
入力端子T1に与えられる入力電流値に対応した
電圧を得ることができる。
入力端子T1に与えられる入力電流値に対応した
電圧を得ることができる。
なお、実施例におけるスイツチをMOS FETス
イツチS1′，S2′，S21′，S22′とし、第５図に示すよ
うな構成としてもよい。この場合のMOS FETの
駆動信号（Ａ〜Ｄ）は図示しない制御回路により
与えられる。
イツチS1′，S2′，S21′，S22′とし、第５図に示すよ
うな構成としてもよい。この場合のMOS FETの
駆動信号（Ａ〜Ｄ）は図示しない制御回路により
与えられる。
以上説明したように、本発明によれば、簡単な
構成により、予めチヤージ・アンプを構成するコ
ンデンサにオフセツト電圧を記憶させておくこと
より、入力電荷Ｑがチヤージ・アンプのコンデン
サに誤差なく転送され、オフセツト電圧を含まな
い充電電圧が出力端に現われるチヤージ・アンプ
を実現することができる。また、本発明によれ
ば、オフセツト量は一定である必要はなく、しか
もそのオフセツト短期安全性さえ保証できれば長
期安定性は何ら必要でないため、増幅器の種類を
限定せず、また、オフセツト調整を全く必要とし
ないなどの利点がある。
構成により、予めチヤージ・アンプを構成するコ
ンデンサにオフセツト電圧を記憶させておくこと
より、入力電荷Ｑがチヤージ・アンプのコンデン
サに誤差なく転送され、オフセツト電圧を含まな
い充電電圧が出力端に現われるチヤージ・アンプ
を実現することができる。また、本発明によれ
ば、オフセツト量は一定である必要はなく、しか
もそのオフセツト短期安全性さえ保証できれば長
期安定性は何ら必要でないため、増幅器の種類を
限定せず、また、オフセツト調整を全く必要とし
ないなどの利点がある。
第１図は従来のチヤージ・アンプの構成図、第
２図は本発明に係るチヤージ・アンプの一実施例
を示す構成図、第３図はタイムチヤート、第４図
は回路の接続状態を示す図、第５図は本発明の他
の実施例を示す構成図である。 C1，C2…コンデンサ、S1，S2，S21，S22…スイ
ツチ、AMP…増幅器。
２図は本発明に係るチヤージ・アンプの一実施例
を示す構成図、第３図はタイムチヤート、第４図
は回路の接続状態を示す図、第５図は本発明の他
の実施例を示す構成図である。 C1，C2…コンデンサ、S1，S2，S21，S22…スイ
ツチ、AMP…増幅器。
Claims (1)
- １ 与えられる入力電流で充電されるコンデンサ
C1の電荷を第１のスイツチS1を介して増幅器の
入出力間に接続されたチヤージ・コンデンサC2
に転送し、その後第１のスイツチS1をオフ状態に
してチヤージ・コンデンサO2の電圧を保持さ
せ、前記増幅器の出力端より入力電流に対応した
電圧出力を得るチヤージ・アンプにおいて、前記
チヤージ・コンデンサC2と前期増幅器の出力端
の間に挿入接続されその接続状態を断続する第２
のスイツチS21と、この第２のスイツチS21と前記
チヤージ・コンデンサC2との共通接続点とコモ
ンライン間に挿入接続されその接続状態を断続す
る第３のスイツチS22を具備し、前記各スイツチ
を適宜に作動させ、第１のコンデンサC1及びチ
ヤージ・コンデンサC2に増幅器に生じたオフセ
ツト電圧を記憶させた後、前記第１のスイツチS1
をオフにしてコンデンサC1に入力電荷をチヤー
ジさせ、次いでコンデンサC1の電荷をチヤー
ジ・コンデンサC2に転送するようにしたことを
特徴とするチヤージ・アンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19037981A JPS5892114A (ja) | 1981-11-27 | 1981-11-27 | チャ−ジ・アンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19037981A JPS5892114A (ja) | 1981-11-27 | 1981-11-27 | チャ−ジ・アンプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5892114A JPS5892114A (ja) | 1983-06-01 |
| JPS6149850B2 true JPS6149850B2 (ja) | 1986-10-31 |
Family
ID=16257186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19037981A Granted JPS5892114A (ja) | 1981-11-27 | 1981-11-27 | チャ−ジ・アンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5892114A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0236562U (ja) * | 1988-08-31 | 1990-03-09 | ||
| JPH03130856U (ja) * | 1990-04-16 | 1991-12-27 | ||
| JPH056354Y2 (ja) * | 1987-02-19 | 1993-02-18 | ||
| JPH0596311U (ja) * | 1992-05-29 | 1993-12-27 | 晃司 上野 | コンクリート天端均し定規 |
| JP2009211763A (ja) * | 2008-03-04 | 2009-09-17 | Toyota Central R&D Labs Inc | 変換回路 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2575964B2 (ja) * | 1991-03-27 | 1997-01-29 | 株式会社東芝 | 固体撮像装置 |
| JP2002026700A (ja) * | 2000-07-11 | 2002-01-25 | Olympus Optical Co Ltd | 比較回路 |
-
1981
- 1981-11-27 JP JP19037981A patent/JPS5892114A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH056354Y2 (ja) * | 1987-02-19 | 1993-02-18 | ||
| JPH0236562U (ja) * | 1988-08-31 | 1990-03-09 | ||
| JPH03130856U (ja) * | 1990-04-16 | 1991-12-27 | ||
| JPH0596311U (ja) * | 1992-05-29 | 1993-12-27 | 晃司 上野 | コンクリート天端均し定規 |
| JP2009211763A (ja) * | 2008-03-04 | 2009-09-17 | Toyota Central R&D Labs Inc | 変換回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5892114A (ja) | 1983-06-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6244597Y2 (ja) | ||
| JPS6149850B2 (ja) | ||
| US4237390A (en) | Switching comparator | |
| US4180807A (en) | Charge transfer circuit with voltage threshold compensating means | |
| JPS584848B2 (ja) | Ａ／ｄ変換回路 | |
| JPH0225525B2 (ja) | ||
| JP3144154B2 (ja) | サンプルホールド回路 | |
| JPS5840663Y2 (ja) | 時定数可変回路 | |
| JPH0514466B2 (ja) | ||
| JPS636889Y2 (ja) | ||
| KR940023039A (ko) | 샘플홀드 회로장치 | |
| JP2976452B2 (ja) | 帰還形パルス幅変調回路 | |
| JP2000114946A (ja) | オートリセット回路 | |
| JPS6112639Y2 (ja) | ||
| JPH05110406A (ja) | 出力回路 | |
| JPS63316575A (ja) | Ｃｃｄの出力回路 | |
| SU441594A1 (ru) | Аналоговое запоминающее устройство дл двухпол рных напр жений | |
| JPS59230324A (ja) | Ａ／ｄ変換制御方法 | |
| JPH069581Y2 (ja) | スイッチングレギュレータの発振器 | |
| JPH0795690B2 (ja) | Ａ／ｄ変換器 | |
| SU847330A1 (ru) | Интегратор | |
| JPS6016121Y2 (ja) | ダイオ−ドゲ−ト形位相検波回路 | |
| JPS6126736B2 (ja) | ||
| JPS5860818A (ja) | コンパレ−タのオフセツト補正回路 | |
| JPS6035255U (ja) | ガラス電極の不斉電位補正装置 |