JPS6148305B2

JPS6148305B2 -

Info

Publication number: JPS6148305B2
Application number: JP8092879A
Authority: JP
Inventors: Masami Suzuki; Masamichi Kawakami; Hiroyuki Hayazaki; Noryoshi Oogata
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1979-06-26
Filing date: 1979-06-26
Publication date: 1986-10-23
Also published as: JPS564960A

Description

【発明の詳細な説明】本発明はフアクシミリ送信機等に於いて使用す
る符号化回路に関する。

近年の高速フアクシミリ装置に於いては、伝送
時間の短縮や伝送帯域の圧縮のために、文字情報
のランレングスを適当な圧縮符号に変換して伝送
する方法が採用されており、斯る圧縮符号化の一
方法としてモデイフアイドホフマンコード（MH
コード）に依るものが最近クローズアツプされる
ようになつて来た。

ところで、MHコードは明細書末尾の表に示さ
れるように、各符号間に一定の相関関係がなく、
且つ、その各符号長も変化するので、斯るMHコ
ードにより文字情報の符号化を行うには、各MH
コードをメモリに予め格納しておき、それを文字
情報の符号化時に遂次読出すようにする必要があ
る。

斯る目的のために使用されるメモリとしては安
価であると云う点から一般にMOSタイプのROM
（リード・オンリ・メモリ）が賞用されている
が、この種メモリは格納できる最大ワード数に関
しては256，512，1024，2048と云うように多種類
のものが用意されているが、１ワードを構成する
ビツト数に関しては８ビツトまでのものしか実現
されていないのが現状である。ところが、MHコ
ードは白符号では符号長が９ビツトのものがあ
り、黒符号には符号長が13ビツトにもなるものが
ある。

このため、従来の此種符号化回路のように、
MH符号そのものを前述の如きROMに直接格納す
るようにした場合には、白黒両MHコードを同一
のROMに収納するようにしたとしても、８ビツ
トのROMであれば、それが少なくとも２個必要
となり、また、白黒両MHコードを別々に格納す
るようにすれば、少なくとも４個必要となる。

また、MHコードは63以下の各ランレングスで
はそのそれぞれについて個々に決められているの
に対して、64以上のランレングスでは64の倍数
（64を含む）毎に決められており、64を越える例
えば134は134＝128＋６であるから、ランレング
ス134の白のMHコードは、〔100101110〕として
符号化されるようになつている。このため、従来
の此種符号化回路では、ランレングス63以下の
MHコード（ターミネイト符号）と64の倍数毎の
MHコード（メイクアツプ符号）をそれぞれ別の
ROMに格納するようにしているが、このような
場合には使用するROMの個数が多くなると云う
欠点もある。

そこで、本発明はMHコードの特殊な符号構成
に着眼し、ビツト容量の比較的小さいメモリを使
用でき、しかも、メモリの個数を少なくできる符
号化回路を提案するものであり、以下、その詳細
を図面に示す一実施例に則して説明する。

図面は本発明をフアクシミリ画信号を符号化す
る場合の一実施例を示している。同図に於いて、
１は原稿を読取つて得た白黒２値型式の画信号が
導入される入力端子であり、この端子に導入され
た画信号はRAM（ランダム・アクセス・メモ
リ）等からなる第１バツフアメモリ２に一旦収納
され、ここから読出された画信号のランレングス
が第１カウンタ３によつて計数されるようになつ
ている。即ち、この第１カウンタ３は２進カウン
タであり、その並列12ビツトの出力のうち下位桁
側の６ビツトC₅〜C₈又は上位桁側の６ビツトC₁₁
〜C₆が第１マルチプレクサ４によつて選択され
て第１第２メモリ５，６に印加されるようになつ
ている。その際、この第１マルチプレクサ４の切
換動作は後述するコントローラによつて制御され
る。

前記第１第２メモリ５，６は第１マルチプレク
サ４の出力A₅〜A₀がランレングス指定用のアド
レス信号として印加されると共に、第１バツフア
メモリ２からの画信号Ｖを入力とする白黒変化点
検出回路７の出力で反転せしめられるＴフリツ
プ・フロツプ８の出力が白黒指示用のアドレス信
号A₆として、また、第１マルチプレクサ４への
切換制御信号S₁がターミネイト・メイクアツプ指
示用のアドレス信号A₇としてそれぞれ印加され
るようになつている。そして、その第１メモリ５
には前記アドレス信号A₅〜A₀が表わすランレン
グス数に相当する各MHコードの下位側（右側）
の８ビツトまでの符号が予め格納されており、第
２メモリ６にはその各Ｍコードの符号長（ビツト
数）を表わす２進数コードが格納されている。そ
の際、第１第２メモリ５，６は前記アドレス信号
A₆が“０”である時は白のMHコードを読出し、
“１”である時は黒のMHコードを読出すように
構成され、且つ、アドレス信号A₇が“０”であ
る時はターミネイト符号を読出し、“１”である
時はメイクアツプ符号を読出すようになつてい
る。また、８ビツト以下のMHコードに対して
は、第１メモリはその各MHコードの下位側に
“０”を数個追加することにより常に８ビツトの
符号として格納されるようになつている。

なお、第１メモリ５にMHコードの下位８ビツ
トの符号を格納するようにしているのは、MHコ
ードは前述の表に示されるように下位８ビツトの
符号だけが変化し、９ビツト目以上の各ビツトは
全て“０”となつているからである。

一方、９は第１メモリ５の出力M₇〜M₀がロー
ドされるシフトレジスタであり、このレジスタか
らシリアルに読出された信号Ｐが第２マルチプレ
クサ１２に導入されるようになつている。また、
１０は第２メモリ６の出力の下位側の４ビツト
（N₃〜N₀がロードされる第２カウンタであり、こ
の第２カウンタの出力O₃〜O₀がコントローラ１
１に導入されるようになつている。その際、前述
の第２メモリ６には各MHコードのビツト数が８
ビツトの２進数として格納されているが、前述の
表に示すランレングス1728までの各MHコードの
うちビツト数の最大のものは13ビツトであり、こ
れは４ビツトの２進数で表わすことができるの
で、第２カウンタ１０は上述の如く第２メモリ６
の出力の下位桁側の４ビツトだけを第２カウンタ
１０にロードするようにしている訳である。

前記コントローラ１１はマイクロプロセツサー
等で構成されており、前記第１第２カウンタ３，
１０及びシフトレジスタ９等にクロツクパルスφ
を供給すると共に、前記変化点検出回路８の出力
Ｈ及び上記第２カウンタ１０の出力O₃〜O₀を監
視し、それによつて第１第２マルチプレクサ３，
１２への各切換制御信号S₁，S₂及び第２カウンタ
１０とシフトレジスタ９へのロード指令信号Ｌ等
を発生させるものである。また、このコントロー
ラ１１からの前記クロツクパルスφは第２マルチ
プレクサ１２にも導入されるようになつており、
１３はこの第２マルチプレクサから導出された信
号を一時収納するためのRAM等からなる第２バ
ツフアメモリである。

本実施例はこのように構成されており、次に、
その符号化動作を例を挙げて具体的に説明する。

今、黒ランレングス134の画信号が第１バツフ
アメモリ２から読出されるとすると、第１カウン
タ３はその読出し用のクロツクφを計数し始め上
記画信号が完全に読出された時点即ち第１カウン
タ３が上記のクロツクφを134個計数した時点で
白黒変化点検出回路７に出力Ｈが発生し、それに
よつてコントローラ１１は第１カウンタ３のカウ
ント動作を停止させる。従つて、この時点では第
１カウンタ３の上位桁側出力C₁₁〜C₆は128を表
わす〔000010〕となり、下位桁側出力C₅〜C₀は
６を表わす〔000110〕となり、この各出力が第１
マルチプレクサ４に導入される。

前記第１マルチプレクサ４は切換制御信号S₁が
最初は“１”となつていることによつて、先ず第
１カウンタ３の上位桁側の出力を導出するように
なつており、従つて、この第１マルチプレクサ４
から上記の〔000010〕の信号が導出されて第１第
２メモリ５，６のアドレス入力A₅〜A₀として印
加される。

一方、本実施例では１ラインの最初の画信号が
必ず白となるようなフアクシミリ装置を対象とし
且つ、Ｔフリツプ・フロツプ８はフアクシミリ位
相信号によつて１ライン毎にリセツトされるよう
になつている。このため、今は黒の画信号が導入
された場合であるから、上記フリツプ・フロツプ
８はその黒信号の立上り時に対応する変化点検出
回路７の出力によつて反転せしめられ、その出力
Ｑ即ち第１第２メモリ５，６の他のアドレス信号
入力A₆は“１”となつている。また、前記切換
制御信号S₁即ち第１第２メモリ５，６の更に他の
アドレス入力A₇もこの時点では前述のように
“１”となつている。そこで、今、第１第２メモ
リ５，６からは、そのアドレス入力A₇〜A₀がラ
ンレングス128の黒を表わしているので、それに
対応する情報が読出される。即ち、前述の表に依
ればランレングス128の黒のMHコードは
〔000011001000〕であるから、第１メモリ５の出
力M₇〜M₀はそのMHコードの下位桁側８ビツト
の符号〔11001000〕となり、第２メモリ６の出力
N₇〜N₀はそのMHコードのビツト数12を表わす８
ビツトの２進数〔00001100〕となる。そして、こ
の各信号がこの時点でコントローラ１１から発生
されるロード指令信号Ｌによつてシフトレジスタ
９及び第２カウンタ１０にそれぞれロードされ
る。そして、この第２カウンタ１０の出力O₃〜
O₀即ち上記２進数の下位側の４ビツトの信号
〔1100〕がコントローラ１１に導入される。

次に、前記コントローラ１１は第２カウンタ１
０の出力〔1100〕が導入されると、その出力が表
わす２進数が８以下の数であるか否かを判断す
る。そして、今の場合は〔1100〕＝12＞８と判定
され、それによつてコントローラ１１は12―８＝
４個のクロツクパルスφを第２マルチプレクサ１
２に送り出し、且つ、その第２マルチプレクサが
その４個のパルスφをそれぞれ“０”の信号とし
てシリアルに導出するように制御する。そして、
その各信号が第２バツフアメモリ１３に順次収納
される。

前記第２バツフアメモリ１３への上記収納動作
が終了すると、コントローラ１１は今度はシフト
レジスタ９にクロツクパルスφを供給し、それに
よつてこのレジスタ９に収納されている
〔11001000〕をその上位桁（左側）からシリアル
に読出し、且つ、この信号を第２マルチプレクサ
１２から順次導出させるよう切換える。

一方、前記第２マルチプレクサ１２及びシフト
レジスタ９に供給されるクロツクパルスφは第２
カウンタ１０にも導入され、それによつてこの第
２カウンタは順次カウントダウンして行く。そし
て、この第２カウンタ１０の出力O₃〜O₀の各ビ
ツトが“０”になると、コントローラ１１がそれ
を検知してクロツクパルスφのシフトレジスタ９
への供給を停止する。すると、この時点ではクロ
ツクパルスφは第２マルチプレクサ１２への４個
とシフトレジスタ９への８個の合計12個が導出さ
れたことになるから、上記レジスタ９内の８ビツ
トの符号〔11001000〕が全て読出されたことにな
る。従つて、第２バツフアメモリ１３には最初に
４個の“０”即ち〔0000〕がシリアルに収納さ
れ、それに続いて〔11001000〕が収納されるか
ら、この第２バツフアメモリ１３の内容を読出せ
ばランレングス128の黒のMHコードを出力端子
１４に導出できることになる。

次に、第２カウンタ１０の出力O₃〜O₀の各ビ
ツトが前述のようにして全て“０”になると、切
換制御信号S₁が“０”になる。それによつて第１
マルチプレクサ４から今度は第１カウンタ３の下
位桁側６ビツトの〔000110〕が導出されこれが第
１第２メモリ５，６のアドレス入力A₅〜A₀とし
て印加される。それと同時に、その第１第２メモ
リ５，６のアドレス入力A₆も“０”となるの
で、今度はこの各メモリから黒ランレングス６の
情報が読出される。即ち、前述の表に依れば、ラ
ンレングス６の黒のMHコードは〔0010〕である
から、第１メモリ５の出力M₇〜M₀は
〔00100000〕となり、第２メモリ６の出力N₇〜N₀
は上記MHコードのビツト数４を表わす
〔00000100〕となる。そして、この各信号が前述
の場合と同様にシフトレジスタ９及び第２カウン
タ１０にそれぞれロードされ、且つその第２カウ
ンタ１０の出力〔0100〕がコントローラ１１に導
入される。

前記第２カウンタ１０の出力〔0100〕がコント
ローラ１１に導入されると、〔00100〕＝４＜８で
あるから、この場合はコントローラ１１からのク
ロツクパルスφは第２マルチプレクサ１２に供給
されず直ちにシフトレジスタ９及び第２カウンタ
１０に供給され、それによつてその読出し及びカ
ウントダウンが前述の場合と同様に開始される。
そして、この第２カウンタ１０の出力の各ビツト
が“０”になつた時に上記クロツクパルスφの供
給が停止されて、その各動作が停止される。する
と、この時点では４個のクロツクパルスφがシフ
トレジスタ９に供給されたことになるから、この
シフトレジスタ９内の８ビツトの符号
〔00100000〕の上位４ビツト即ち〔0010〕がシリ
アルに読出される。そして、この時に第２マルチ
プレクサ１２はコントローラ１１によつて上記レ
ジスタ９の出力を導出するよう切換えられている
から、〔0010〕即ちランレングス６の黒のMHコ
ードが第２バツフアメモリ１３に収納されること
になる。このようにして第２バツフアメモリ１３
には最初にランレングス128の黒のMHコードが
収納され続いてランレングス６の黒のMHコード
が収納されるから、それらをこの第２バツフアメ
モリからシリアルに読出せば、結局ランレングス
134の黒のMHコードを出力端子１４に導出でき
ることになる。

また、コントローラ１１は第２カウンタ１０の
出力の各ビツトが“０”になつたことを２回即ち
ランレングス128の符号化時の１回とランレング
ス６の符号化時の１回の合計２回検知すると、第
１カウンタ３をリセツトすると共に、切換制御信
号S₁を“０”から“１”に反転させて次の画信号
の符号化に備える訳である。

これまでの説明はランレングスが63を越える場
合であるが、ランレングス63以下の場合を次に若
干説明する。

この場合は、第１バツフアメモリ２からランレ
ングス63以下の画信号が読出されるので、第１カ
ウンタ３の上位桁側出力C₁₁〜C₆の各ビツトは必
ず全て“０”になる。そこで、第２マルチプレク
サ４からの最初のアドレス信号A₅〜A₀即ちC₁₁〜
C₆が第１第２メモリ５，６に印加されても、こ
の各メモリからそれに対応する出力は何等導出さ
れない。従つて、第２カウンタ１０は全くロード
されていない状態にあつて、その出力O₃〜O₀の
各ビツトは全て“０”になつている。そこで、コ
ントローラ１１がそれを検知すると、切換制御信
号S₁を“１”から“０”に反転させることによつ
て直ちにターミネイト符号への符号化動作を行う
訳である。

また、白の画信号の符号化の場合には、Ｔフリ
ツプ・フロツプ８の出力Ｑ即ちアドレス信号A₇
が“０”となるので、第１第２メモリ５，６から
白のMHコードに関する情報が読出される訳であ
る。

ところで、第１第２メモリ５，６を本実施例の
ように構成した場合には、その各メモリには白黒
のターミネイト符号及びメイクアツプ符号に関す
る情報が全て格納されることになるから、ランレ
ングス1728までを対象とする場合には、この各メ
モリに格納すべきワード数は64×２＋１７２８／６４×
２＝ 182でよく、また、１ワードの構成ビツト数を８
としているから、結局、第１第２メモリ５，６は
何れも256ワード×８ビツトの１チツプのROMで
実現できることになる。

本発明の符号化回路は、以上詳述したように、
文字情報のランレングスを下位Ｎ桁（Ｎ：自然
数）のビツトのみ符号変化しＮ＋１桁以上のビツ
トでは“０”又は“１”の個数だけが異なる可変
符号長型式のモデイフアイドホフマン符号の如き
２値コード信号に変換する際に、入力情報信号の
ランレングス数に対応する各コード信号の下位Ｎ
ビツトの符号を第１のメモリに格納し、且つ、そ
の各コード信号の符号長を第２のメモリに格納
し、その各情報を読出して符号化を行うようにし
ているので、符号化用メモリとしてビツト容量の
小さいメモリが使用できると云う利点がある。

【図面の簡単な説明】

図面は本発明符号化回路の一実施例を示すブロ
ツク図である。１…入力端子、１４…出力端子。

【表】

Claims

【特許請求の範囲】

１文字情報等のランレングスを下位Ｎ桁のビツ
トのみ符号変化しＮ＋１桁以上のビツトでは
“０”又は“１”の個数だけが異なる可変符号長
型式のモデイフアイドホフマン符号の如き２値コ
ード信号に変換するための回路であつて、入力情
報信号のランレングス数を計数する第１カウンタ
手段と、この各ランレングス数に対応する前記コ
ード信号の下位Ｎビツトの符号を格納した第１の
メモリ手段と、その各コード信号の符号長が格納
した第２のメモリ手段と、前記第１カウンタ手段
の出力に対応して該第１第２メモリ手段から読出
された各信号がそれぞれロードされるシリアル・
パラレル変換用のレジスタ手段及び第２のカウン
タ手段と、前記第２のカウンタ手段の出力を得て
入力情報信号に対応する前記コード信号の符号長
ＬがＮビツト以下か否かを判定する手段と、該手
段によりＬ≦Ｎと判定された時は前記レジスタ手
段の上位側Ｌ桁の符号を読出し、Ｌ≧Ｎ＋１と判
定された時は（Ｌ−Ｎ）個の“０”又は“１”を
導出した後に前記レジスタ手段内に格納された符
号をシリアルに読出すことにより前記コード信号
を得る手段を備えてなる符号化回路。