KR0182181B1

KR0182181B1 - 적응차분 펄스부호변조 복원회로

Info

Publication number: KR0182181B1
Application number: KR1019960037151A
Authority: KR
Inventors: 이영준
Original assignee: 삼성전자주식회사
Priority date: 1996-08-30
Filing date: 1996-08-30
Publication date: 1999-04-15
Also published as: KR19980017375A

Abstract

이 발명은 적응차분 펄스부호변조(ADPCM : Adaptive Differential Pulse Code Modulation) 복원회로(decompress circuit)에 관한 것으로서,

적응차분 펄스부호변조에 의해 압축된 데이타를 입력하는 입력 레지스터; 상기 입력 레지스터에서 출력되는 데이타를 디코딩하여 그 데이타 고유의 인덱스를 생성하여 어드레스로서 제공하는 인덱스 발생부; 각 어드레스에 대응하여 소정의 스텝크기를 미리 저장하고 있으며, 상기 인덱스 발생부에서 어드레스가 입력되면, 그에 대응하는 스텝크기를 출력하는 스텝크기 발생부; 상기 입력 레지스터에서 출력되는 데이타의 각 비트데이타 상태에 따라 상기 스텝크기 발생부에서 출력되는 스텝크기 또는 그라운드 데이타를 선택하며, 상기 선택된 데이타를 한 주기 이전에 선택된 데이타와 가산하여 출력하는 복원부;및 상기 복원부에서 출력되는 데이타와 한 주기 이전의 출력데이타를 가산하여 얻어지는 데이타를 출력데이타로서 제공하는 데이타 출력부로 구성되어,

기존의 회로보다 칩면적이 작고, 더 빨리 동작하는 적응차분 펄스부호변조 복원회로를 구현할 수 있다.

Description

적응차분 펄스부호변조 복원회로

이 발명은 적응차분 펄스부호변조(ADPCM : Adaptive Differential Pulse Code Modulation, 이하 ADPCM이라 한다.) 복원회로(Decompress circuit)에 관한 것으로서, 더욱 상세하게 말하자면 압축된 ADPCM 코드를 입력하여 리니어 코드(linear code)로 변환하기 위한 복원회로에 관한 것이다.

디지탈 통신 시스템(Digital Communication system), 디지탈 오디오(Digital Audio) 및 퍼스널 컴퓨터(Personal Computer)의 사운드 카드(Sound Card) 또는 이와 유사한 장치에는 펄스부호변조(PCM : Pulse Code Modulation, 이하 PCM이라 한다.) 방식의 데이타가 많이 사용되고 있다.

이러한 PCM 방식은 아날로그 신호를 2진수를 기본으로 하는 부호로 변환함으로써 정보를 보다 효율적으로 전송할 수 있는 변조방식이다.

기본적으로, PCM은 샘플링, 양자화, 부호화 과정을 가진다. 샘플링 과정은 아날로그 신호의 레벨에 대하여 일정한 샘플링 시간마다 나타나는 순시치를 검출하는 것이며, 양자화 과정은 상기 검출된 순시치를 미리 정하여 놓은 양자화 레벨에 가장 가까운 값에 근사시키는 것이며, 부호화 과정은 상기 근사된 양자화 레벨에 대하여 부호를 부가하는 것이다.

상기와 같은 PCM 방식에 의해 얻어지는 코드는 2진 데이타이므로, 위에서 언급한 디지탈 장치에 적용될 수 있는 장점을 가진다.

그런데, 상기 PCM 방식은 아날로그 신호의 절대 레벨을 부호화하므로, 아날로그 신호가 음성(Voice) 또는 사운드(Sound)와 같이 최대진폭이 평균진폭에 비해 그다지 높지 않을 때에는 효율이 떨어지고, 부호화시의 비트율(bit rate)이 큰 문제점이 있다.

위와 같은 단점을 극복하기 위하여, 신호 레벨의 차분을 부호화하는 차분 펄스부호변조(DPCM : Differential Pulse Code Modulation, 이하 DPCM이라 한다.) 방식이 제안되었다. 그러나, 상기 DPCM 방식은 신호의 레벨이 급격히 변화할 경우에는 그 변화분에 대하여 충분한 응답을 얻을 수 없는 단점이 있다.

이에 따라, 상기 변화분의 차분에 해당하는 미리 정의된 가중치에 의하여 기준양자화 폭을 변화시키는 ADPCM 방식이 제안되었으며, 이 방식은 고효율의 압축 부호화를 가능하게 한다.

이러한 ADPCM 방식을 적용한 사운드 발생기가 미국특허 제4, 989, 246호에 개시되어 있다. 상기한 미국특허에 개시되어 있는 사운드 발생기는 음성신호를 ADPCM 코드로 변환할때 침묵구간의 길이만 카운트할 뿐 침묵구간의 데이타는 저장되지 않도록 하고, ADPCM 코드를 음성신호로 복원할때에는 상기 카운트 결과를 통해 침묵구간이 재생되도록 함으로써 메모리의 효율을 증가시키기 위한 것이다.

그러나, 상기와 같은 구조의 사운드 발생기는 인덱스 값(index value)을 생성하는데 있어서 두개의 롬(ROM : Read Only Memory)을 사용할 뿐만 아니라 카운터 및 별도의 제어로직이 필요하므로 회로가 복잡해지는 문제점이 있다.

그러므로, 이 발명의 목적은 상기한 바와 같은 종래의 기술적 문제점을 해결하기 위한 것으로서, 압축된 ADPCM 코드를 입력하여 그 고유의 스텝크기(step size)를 구하고, 입력데이타와 상기 구해진 스텝크기를 이용하여 압축되기 전의 리니어 데이타(linear data)를 생성하는 ADPCM 복원회로를 제공하는데 있다.

제1도는 이 발명의 실시예에 따른 적응차분 펄스부호변조 복원회로의 구성도이다.

* 도면의 주요부분에 대한 부호의 설명

1 : 입력 레지스터 2 : 인덱스 발생부

3 : 스텝크기 발생부 4 : 복원부

5 : 데이타 출력부

상기한 목적을 달성하기 위한 기술적 수단으로써, 이 발명에 따른 적응차분 펄스부호변조 복원회로는,

적응차분 펄스부호변조에 의해 압축된 데이타를 입력하여 출력단에 유지시키는 입력 레지스터;

상기 입력 레지스터에서 출력되는 데이타를 디코딩하여 그 데이타 고유의 인덱스를 생성하고, 상기 생성된 인덱스에 오버 플로우 또는 언더 플로우가 존재하는지 검사한 후, 상기 검사 결과 얻어지는 데이타를 어드레스로서 출력하는 인덱스 발생부;

각 어드레스에 대응하여 소정의 스텝크기를 미리 저장하고 있으며, 상기 인덱스 발생부에서 어드레스가 입력되면, 그에 대응하는 스텝크기를 출력하는 스텝크기 발생부;

상기 입력 레지스터에서 출력되는 데이타의 최소유효비트부터 최대유효비트까지의 각 비트데이타 상태에 따라 상기 스텝크기 발생부에서 출력되는 스텝크기 또는 그라운드 데이타를 선택하며, 상기 선택된 데이타를 한 주기 이전에 선택된 데이타와 가산하여 출력하는 복원부;및

상기 복원부에서 출력되는 데이타와 한 주기 이전의 출력데이타를 가산하며, 상기 가산된 데이타에 오버 플로우 또는 언더 플로우가 존재하는지 검사한 후, 상기 검사 결과 얻어지는 데이타를 출력데이타로서 제공하는 데이타 출력부를 포함한다.

이하, 첨부된 도면을 참조하여 이 발명의 바람직한 실시예를 상세히 설명한다.

먼저, 제1도를 참조하여 이 발명의 실시예에 따른 적응차분 펄스부호변조 복원회로의 구성을 설명한다.

제1도에 도시된 바와 같이, 이 발명의 실시예에 따른 적응차분 펄스부호변조 복원회로는, ADPCM에 의해 압축된 4비트의 입력데이타를 받아들여 출력단에 유지시키는 입력 레지스터(1); 상기 입력 레지스터(1)에서 출력되는 데이타를 입력하여 소정의 어드레스 데이타를 출력하는 인덱스 발생부(2); 상기 인덱스 발생부(2)에서 출력되는 데이타를 입력하여 16비트의 스텝크기를 출력하는 스텝크기 발생부(3); 상기 입력 레지스터(1)에서 출력되는 데이타와 상기 스텝크기 발생부(3)에서 출력되는 스텝크기를 입력하여 복원된 16비트 데이타를 출력하는 복원부(4);및 상기 복원부(4)에서 출력되는 데이타를 입력하여 16비트 출력데이타를 출력하는 데이타 출력부(5)로 구성된다.

보다 상세하게, 상기 인덱스 발생부(2)는 순차적으로 연결된 인덱스 디코더(21), 제1리미터(22) 및 어드레스 레지스터(23)로 구성된다. 상기 어드레스 레지스터(23)는 출력되는 데이타가 상기 제1리미터(22)에 피드백되도록 연결된다.

상기 스텝크기 발생부(3)는 상기 어드레스 레지스터(23)에서 출력되는 데이타를 입력하여, 그에 대응하는 스텝크기를 출력하는 롬(31) 및 상기 롬(31)의 출력단에 연결되는 쉬프트 레지스터(32)로 구성된다.

상기 복원부(4)는 상기 입력 레지스터(1)에서 출력되는 데이타를 선택신호로서 입력하고, 상기 쉬프트 레지스터(32)의 출력데이타와 16비트의 그라운드 데이타를 두 입력신호로 입력하는 멀티플렉서(41), 상기 멀티플렉서(41)의 출력단에 순차적으로 연결되는 제1가산기(42) 및 임시 레지스터(43)로 구성된다. 상기 임시 레지스터(43)는 출력되는 데이타가 상기 제1가산기(42)에 피드백되도록 연결된다.

상기 데이타 출력부(5)는 상기 임시 레지스터(43)의 출력단에 순차적으로 연결된 제2가산기(51), 제2리미터(52) 및 출력 레지스터(53)로 구성된다. 상기 출력 레지스터(53)는 출력되는 데이타가 상기 제2가산기(51)에 피드백되도록 연결된다.

상기와 같이 구성되는 이 발명의 실시예에 따른 적응차분 펄스부호변조 복원회로는 7개의 클럭신호(ph0ph6)에 의해 각 블록이 동작하도록 구현되어 있다.

다음으로, 상기한 구성에 의거하여 이 발명의 실시예에 따른 적응차분 펄스부호변조 복원회로의 동작을 설명한다.

전원이 공급되어 회로의 동작이 시작되면, 4비트 입력데이타가 상기 입력 레지스터(1)에 입력되며, 입력 레지스터(1)는 상기 입력 데이타를 출력단에 유지시킨다. 상기 4비트 입력데이타는 ADPCM에 의해 압축된 데이타이다.

상기 입력 레지스터(1)에서 출력되는 데이타는 인덱스 디코더(21)와 멀티플렉서(41)의 선택신호 단자에 제공된다.

상기 인덱스 디코더(21)는 상기 입력 레지스터(1)의 출력단 데이타에 따라 출력이 일정하게 정해지도록 디코딩하여 그 데이타 고유의 인덱스를 생성하며, 생성된 인덱스를 제1리미터(22)에 출력한다.

제1리미터(22)는 상기 인덱스 디코더(21)에서 출력되는 인덱스와 어드레스 레지스터(23)로부터 한 주기 이전의 인덱스를 입력하며, 상기 입력된 데이타에 오버 플로우(over flow) 또는 언더 플로우(under flow)가 존재하는지 검사한다. 즉, 상기 제1리미터(22)에 입력되는 데이타가 그의 비트수로써 표현될 수 있는 최대값과 최소값 사이에 있는 값을 가지는지 검사한다. 만약, 상기 제1리미터(22)에 입력되는 데이타가 상기 최대값과 최소값 사이의 값이 아니라면 최대값 또는 최소값으로 고정되며, 그 사이의 값이면 입력되는 데이타를 그대로 출력한다.

어드레스 레지스터(23)는 상기 제1리미터(22)에서 출력되는 데이타를 입력하여 출력단에 유지시키며, 상기 출력단 데이타를 롬(31)에 어드레스로서 제공한다.

롬(31)은 상기 어드레스 레지스터(23)에서 어드레스가 제공될 때마다 미리 저장되어 있는 스텝크기 중에서 상기 어드레스에 대응하는 것을 생성하여 쉬프트 레지스터(32)에 출력한다. 이때, 롬(31)에서 출력되는 스텝크기는 16비트 데이타이다.

쉬프트 레지스터(32)는 쉬프트 동작에 의해 상기 롬(31)에서 출력되는 스텝크기를 입력하며, 입력된 스텝크기를 출력단에 유지시킨다. 이 쉬프트 레지스터(32)는 롬(31)으로부터 스텝크기를 출력하기 위하여 요구되는 3번의 가산과정을 효과적으로 대체하기 위한 것으로서, 스텝크기의 데이타를 한 비트씩 우측으로 쉬프트하면서 데이타를 저장한다. 이로 인해, 스텝크기의 데이타가 1/2로 나누어진다.

멀티플렉서(41)는 상기 쉬프트 레지스터(32)에서 출력되는 16비트 스텝크기와 16비트의 그라운드 데이타를 입력신호로서 받아들이며, 선택신호로서 상기 입력 레지스터(1)에서 출력되는 데이타를 입력한다.

상기 멀티플렉서(41)는 상기 입력 레지스터(1)에서 출력되는 데이타 중에서 최소유효비트(LSB : Least Significant Bit)부터 최대유효비트(MSB : Most Significant Bit)까지의 각 비트데이타의 상태에 따라 상기 두 입력신호 중 하나를 선택한다. 예를 들어, 입력 레지스터(1)에서 출력되는 데이타의 임의의 비트가 '1'이면, 상기 쉬프트 레지스터(32)에서 출력되는 데이타를 선택하고, '0'이면 상기 그라운드 데이타를 선택한다. 이러한 방식으로 상기 멀티플렉서(41)에서 선택된 데이타는 제1가산기(42)로 출력되며, 제1가산기(42)는 피드백된 한 주기 이전의 복원된 데이타와 상기 선택된 데이타를 가산한다. 상기 가산의 결과로 얻어지는 데이타는 임시 레지스터(43)에 출력되며, 임시 레지스터(43)는 입력되는 데이타를 출력단에 유지시킴과 동시에 상기 제1가산기(42)에 피드백시킨다.

제2가산기(51)는 상기 임시 레지스터(43)에서 출력되는 데이타와 피드백된 한 주기 이전의 출력데이타를 가산하며, 이 가산의 결과 얻어지는 데이타를 제2리미터(52)에 출력한다.

제2리미터(52)는 이미 설명된 제1리미터(22)와 마찬가지로 입력되는 데이타에 오버 플로우 또는 언더 플로우가 존재하는지를 검사한다. 다만, 제1리미터(22)는 4비트의 입력 데이타를 다루는데 반해, 상기 제2리미터(52)는 16비트의 입력 데이타를 다룬다. 상기 제2리미터(52)의 검사 결과 얻어지는 데이타는 출력 레지스터(53)에 출력된다.

출력 레지스터(53)는 상기 제2리미터(52)로부터 출력되는 데이타를 입력하여 출력단에 유지시키며, 출력단 데이타를 복원된 16비트의 출력데이타로서 외부에 제공한다.

아래에서 상기 각 블록에 공급되는 클럭신호(ph0ph6)의 기능을 설명한다.

ph0 : 입력 레지스터(1)에 4비트 입력 데이타를 로드한다.

ph1, ph2, ph3 : 롬(31)의 스텝크기 출력 및 쉬프트 레지스터(32)와 입력 레지스터(1)의 쉬프트 동작을 제어한다. 상기 클럭신호(ph0, ph1, ph2)를 논리곱하여 쉬프트 클럭(sclk)이 생성되며, 상기 쉬프트 클럭(sclk)에 의해 위와 같은 동작이 수행된다.

PH2, PH3, PH4 : 임시 레지스터(43)에 상기 클럭신호(PH1, PH2, PH3)의 시점에 2번의 연산결과를 저장한다.

PH5 : 최종 연산결과를 출력하기 위해 출력 레지스터(53)에 데이타를 입력하는 것을 제어한다. 또한, 어드레스 레지스터(23)가 제1리미터(22)에서 출력되는 데이타를 입력하는 것을 제어한다.

PH6 : 쉬프트 레지스터(32)가 롬(31)으로부터 데이타를 입력하고, 임시 레지스터(43)가 새로운 데이타를 입력하기 위하여 리셋하는 동작을 제어한다.

한편, 어드레스 레지스터의 동작을 제어하는 어드레스 클럭신호(add-clk)은 상기 클럭신호(ph1, ph2, ph3, ph4)를 논리곱하여 얻어지며, 이로 인해 각 클럭신호(ph1, ph2, ph3, ph4)마다 어드레스가 발생한다.

이상에서와 같이 이 발명의 실시예에 따르면, 기존의 회로보다 칩면적이 작고, 더 빨리 동작하는 ADPCM 복원회로를 구현할 수 있다.

즉, 기존의 회로는 데이타를 유지하기 위한 레지스터 뿐만 아니라 회로의 제어를 위한 카운터와 이에 수반되는 여러가지 글루 로직(glue logic)을 필요로 하였으나, 이 발명은 쉬프트 레지스터를 이용하여 간단하게 ADPCM 복원회로를 구현할 수 있다.

Claims

적응차분 펄스부호변조에 의해 압축된 데이타를 입력하여 출력단에 유지시키는 입력 레지스터;

상기 입력 레지스터에서 출력되는 데이타를 디코딩하여 그 데이타 고유의 인덱스를 생성하고, 상기 생성된 인덱스에 오버 플로우 또는 언더 플로우가 존재하는지 검사한 후, 상기 검사 결과 얻어지는 데이타를 어드레스로서 출력하는 인덱스 발생부;

각 어드레스에 대응하여 소정의 스텝크기를 미리 저장하고 있으며, 상기 인덱스 발생부에서 어드레스가 입력되면, 그에 대응하는 스텝크기를 출력하는 스텝크기 발생부;

상기 입력 레지스터에서 출력되는 데이타의 최소유효비트부터 최대유효비트까지의 각 비트데이타 상태에 따라 상기 스텝크기 발생부에서 출력되는 스텝크기 또는 그라운드 데이타를 선택하며, 상기 선택된 데이타를 한 주기 이전에 선택된 데이타와 가산하여 출력하는 복원부;및

상기 복원부에서 출력되는 데이타와 한 주기 이전의 출력데이타를 가산하며, 상기 가산된 데이타에 오버 플로우 또는 언더 플로우가 존재하는지 검사한 후, 상기 검사 결과 얻어지는 데이타를 출력데이타로서 제공하는 데이타 출력부를 포함하는 적응차분 펄스부호변조 복원회로.
제1항에 있어서, 상기한 인덱스 발생부는

상기 입력 레지스터에서 출력되는 데이타를 디코딩하여 인덱스를 생성하는 인덱스 디코더;

상기 인덱스 디코더에서 출력되는 인덱스 및 피드백된 한 주기 이전의 인덱스에 오버 플로우 또는 언더 플로우가 존재하는지 검사하며, 오버 플로우 또는 언더 플로우가 존재할 경우에는 상기 각 인덱스의 비트수로 표현 가능한 최대값 또는 최대값을 출력하고, 오버 플로우 및 언더 플로우가 없을 경우에는 입력된 데이타를 그대로 출력하는 제1리미터;및

상기 제1리미터에서 출력되는 데이타를 입력하여 출력단에 유지시키며, 어드레스 데이타로서 상기 스텝크기 발생부에 제공하는 어드레스 레지스터로 구성되는 적응차분 펄스부호변조 복원회로.
제2항에 있어서, 상기한 스텝크기 발생부는

각 어드레스에 대응하여 소정의 스텝크기를 미리 저장하고 있으며, 어드레스가 입력될 때마다 그에 해당하는 스텝크기를 출력하는 롬;및

상기 롬에서 출력되는 스텝크기를 쉬프트 동작에 의해 입력하며, 상기 입력된 데이타를 출력단에 유지시키는 쉬프트 레지스터로 구성되는 적응차분 펄스부호변조 복원회로.
제3항에 있어서, 상기한 롬에 저장되는 스텝크기는 상기 적응차분 펄스부호변조에 의해 압축된 데이타에 비해 확장된 비트수를 가지는 적응차분 펄스부호변조 복원회로.
제3항에 있어서, 상기한 복원부는

스텝크기와 동일한 비트수의 그라운드 데이타와 상기 쉬프트 레지스터에서 출력되는 스텝크기를 두 입력신호로서 입력하고, 상기 입력 레지스터에서 출력되는 데이타를 선택신호로서 입력하여 선택신호의 각 비트 데이타의 상태에 따라 두 입력신호 중 하나를 선택하는 선택수단;

상기 선택수단에서 선택된 데이타와 피드백된 한 주기 이전의 복원된 데이타를 가산하는 제1가산기;및

상기 제1가산기에서 출력되는 데이타를 출력단에 유지시킴과 동시에 상기 출력단 데이타를 상기 제1가산기에 복원된 데이타로서 피드백시키는 임시 레지스터로 구성되는 적응차분 펄스부호변조 복원회로.
제5항에 있어서, 상기한 선택수단은 멀티플렉서인 적응차분 펄스부호변조 복원회로.
제5항에 있어서, 상기한 데이타 출력부는

상기 임시 레지스터에서 출력되는 데이타와 피드백된 한 주기 이전의 출력데이타를 가산하는 제2가산기;

상기 제2가산기에서 출력되는 데이타에 오버 플로우 또는 언더 플로우가 존재하는지 검사하는 제2리미터;및

상기 제2리미터의 검사 결과 얻어지는 데이타를 입력하여 출력단에 유지시키는 출력 레지스터로 구성되는 적응차분 펄스부호변조 복원회로.