JPS6146043A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6146043A JPS6146043A JP16799284A JP16799284A JPS6146043A JP S6146043 A JPS6146043 A JP S6146043A JP 16799284 A JP16799284 A JP 16799284A JP 16799284 A JP16799284 A JP 16799284A JP S6146043 A JPS6146043 A JP S6146043A
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- JP
- Japan
- Prior art keywords
- substrate
- film
- recessed section
- insulating film
- sio2 film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
げ）産業上の利用分野
本発明は、半導体装置の製造方法に関し、特に半導体基
板上に形成された素子間を電気的に絶縁分離する方法に
係る。
板上に形成された素子間を電気的に絶縁分離する方法に
係る。
（ロ）従来の技術
一般に、複数の素子を有する半導体装置において、各素
子を電気的に絶縁するための素子間分離は、重要な技術
である。
子を電気的に絶縁するための素子間分離は、重要な技術
である。
斯る素子間分離技術としては、選択酸化法（Ｌｏｃｏｓ
法）が広く知られている。これは、半導体基板の素子形
成領域を窒化シリコン（ＳｉｘＮ４）膜で被覆した後、
高温酸化にて素子間領域に酸化シリコン（ＳｉＯ２）膜
を形成するものである。
法）が広く知られている。これは、半導体基板の素子形
成領域を窒化シリコン（ＳｉｘＮ４）膜で被覆した後、
高温酸化にて素子間領域に酸化シリコン（ＳｉＯ２）膜
を形成するものである。
しかし乍ら、このような選択酸化法に詔いては、５ｉｓ
Ｎａ膜の端部から５ｔｏｚ膜が素子形成領域に食い込ん
で形成、所謂バーズビーブが生じ、素子形成領域の寸法
誤差を発生せしめる。
Ｎａ膜の端部から５ｔｏｚ膜が素子形成領域に食い込ん
で形成、所謂バーズビーブが生じ、素子形成領域の寸法
誤差を発生せしめる。
そこで、斯るバーズビーブの発生を防止する素子間分離
技術としてのＢＯＸ法が、特開昭５８−５３８４２号公
報に見られる。これは、半導体基板に５ｉ０２膜及びＡ
Ｉ！膜を積層し、パターン化した後このＡＩ！膜をマス
クとして半導体基板をエツチングする。次にプラズマＣ
ＶＤ法で５ｔｏ２を堆積し、若干ウェットエツチングを
施すと、半導体基板の段差部の５ｉ０２が速くエツチン
グされる。
技術としてのＢＯＸ法が、特開昭５８−５３８４２号公
報に見られる。これは、半導体基板に５ｉ０２膜及びＡ
Ｉ！膜を積層し、パターン化した後このＡＩ！膜をマス
クとして半導体基板をエツチングする。次にプラズマＣ
ＶＤ法で５ｔｏ２を堆積し、若干ウェットエツチングを
施すと、半導体基板の段差部の５ｉ０２が速くエツチン
グされる。
その後Ａ、／膜を除去し、ＣＶＤ５ｉＯｚ膜を堆積する
。そして、表面をエツチングして平坦化を行な上述のよ
うなりＯＸ法においては、選択酸化法の問題である／イ
ーズビークの発生が防止され、素予形成領域の寸法を精
度よく決定することが可能となるが、その工程が多く複
雑となる。
。そして、表面をエツチングして平坦化を行な上述のよ
うなりＯＸ法においては、選択酸化法の問題である／イ
ーズビークの発生が防止され、素予形成領域の寸法を精
度よく決定することが可能となるが、その工程が多く複
雑となる。
本発明の目的は、素子形成領域の寸法の精度を損うこと
なく、簡単な工程で素子間分離を行なうことである。
なく、簡単な工程で素子間分離を行なうことである。
に）問題点を解決するための手段
本発明の半導体装置の製造方法は、半導体基板を選択的
にエツチングし、基板に凹部を形成する工程と、上記凹
部を含んで基板の表面に絶縁膜形成用塗布液を塗布する
工程と、これを熱処理して絶縁膜を形成する工程とを備
えたことを特徴とする。
にエツチングし、基板に凹部を形成する工程と、上記凹
部を含んで基板の表面に絶縁膜形成用塗布液を塗布する
工程と、これを熱処理して絶縁膜を形成する工程とを備
えたことを特徴とする。
（ホ））作用
本発明によれば、上述のような簡単な工程で正確な素子
間分離を行なうことができる。
間分離を行なうことができる。
工程別断面図である。
半導体基板、例えばＳｉ基板（１）の表面にマスクパタ
ーニングを施こし、反応性イオンエツチングにより１〜
１．５μｍ深さの凹部（２＋を形成する（第１図）。
ーニングを施こし、反応性イオンエツチングにより１〜
１．５μｍ深さの凹部（２＋を形成する（第１図）。
次に、凹部（２）を含んでＳｉ基板（１）の表面に、絶
縁膜、具体的には５ｉ０２膜形成用塗布液、例えば５ｉ
０２膜（３）を形成する（第２図）。
縁膜、具体的には５ｉ０２膜形成用塗布液、例えば５ｉ
０２膜（３）を形成する（第２図）。
最後に、Ｓｉ基板（１）の表面が露出するまで５ｉ０２
膜（３）をエツチング除去することによって、凹上述の
ように、非常に簡単な工程で素子間分離の絶縁膜を形成
できる。
膜（３）をエツチング除去することによって、凹上述の
ように、非常に簡単な工程で素子間分離の絶縁膜を形成
できる。
ところで、絶縁膜形成用塗布液によって形成できるＳｉ
Ｏ２膜（３）の厚みには限界がある。そこで、４２図の
ように、５ｉ０２膜（３）を形成した後、凹部（２１に
対応する部分を除いて５ｉＯｚ膜（３）の表面にＣＶＤ
法により５ｉｓＮ４膜（４）を形成する（ｊｌ！４図）
。
Ｏ２膜（３）の厚みには限界がある。そこで、４２図の
ように、５ｉ０２膜（３）を形成した後、凹部（２１に
対応する部分を除いて５ｉＯｚ膜（３）の表面にＣＶＤ
法により５ｉｓＮ４膜（４）を形成する（ｊｌ！４図）
。
そして、１０００℃の温度及びｄｒｙ０２とｗｅｔ０２
との雰囲気にて熱処理を行なうと、凹部（２）より深い
位置までＳｉＯ２膜（３）が形成される（第５図）。
との雰囲気にて熱処理を行なうと、凹部（２）より深い
位置までＳｉＯ２膜（３）が形成される（第５図）。
その後、Ｓｉ基板（１）の表面が露出するように、Ｓｉ
３Ｎ４膜（４）及び５ｉ０２膜（３）を除去すると、深
い５ｉＯｚ膜（３）が形成される（第６図）。
３Ｎ４膜（４）及び５ｉ０２膜（３）を除去すると、深
い５ｉＯｚ膜（３）が形成される（第６図）。
なお、上述の熱処理は約１時間程度であるので、従来の
ようにバーズビーブが大きく生じることはない。
ようにバーズビーブが大きく生じることはない。
（ト）発明の効果
本発明によれば、バーズビーブの発生を防止する絶縁膜
の形成を非常に簡単な工程で行なうことができる。
の形成を非常に簡単な工程で行なうことができる。
第１図乃至５５６図は、本発明を工程別に示す断面図で
ある。 （υ・・・Ｓｉ基板、（３）・・・５ｉ０２膜。
ある。 （υ・・・Ｓｉ基板、（３）・・・５ｉ０２膜。
Claims (1)
- （１）半導体基板を選択的にエッチングし、基板に凹部
を形成する工程と、上記凹部を含んで基板の表面に絶縁
膜形成用塗布液を塗布する工程と、これを熱処理して絶
縁膜を形成する工程とを備えたことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16799284A JPS6146043A (ja) | 1984-08-10 | 1984-08-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16799284A JPS6146043A (ja) | 1984-08-10 | 1984-08-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6146043A true JPS6146043A (ja) | 1986-03-06 |
Family
ID=15859789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16799284A Pending JPS6146043A (ja) | 1984-08-10 | 1984-08-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6146043A (ja) |
-
1984
- 1984-08-10 JP JP16799284A patent/JPS6146043A/ja active Pending
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