JPS63205927A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63205927A JPS63205927A JP3945587A JP3945587A JPS63205927A JP S63205927 A JPS63205927 A JP S63205927A JP 3945587 A JP3945587 A JP 3945587A JP 3945587 A JP3945587 A JP 3945587A JP S63205927 A JPS63205927 A JP S63205927A
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 238000005530 etching Methods 0.000 claims abstract description 13
- 230000001590 oxidative effect Effects 0.000 claims abstract 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 29
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 29
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 21
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 21
- 238000000034 method Methods 0.000 claims description 12
- 230000003647 oxidation Effects 0.000 claims 2
- 238000007254 oxidation reaction Methods 0.000 claims 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 15
- 229910052710 silicon Inorganic materials 0.000 abstract description 15
- 239000010703 silicon Substances 0.000 abstract description 15
- 238000001259 photo etching Methods 0.000 abstract description 4
- 238000005121 nitriding Methods 0.000 abstract 6
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 16
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 6
- 238000002955 isolation Methods 0.000 description 6
- 230000001681 protective effect Effects 0.000 description 6
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000009835 boiling Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
Landscapes
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法、とりわけ、トレンチキ
ャパシタなどのように、半導体基板内に溝領域を有する
半導体装置の製造方法に関するものである。
ャパシタなどのように、半導体基板内に溝領域を有する
半導体装置の製造方法に関するものである。
従来の技術
従来、半導体基板の表面部にトレンチキャパシタを形成
する場合、同基板に溝をエツチング形成する際に、ＣＶ
Ｄ法によって形成されたシリコン酸化膜をマスクとして
用いることが一般的である。しかし、溝エツチング終了
後に、マスクとして用いたシリコン酸化膜を除去する必
要があり、その際、弗酸溶液を用いるため、前工程で形
成した素子分離領域のＬＯＧＯ３酸化膜までエツチング
されて、膜厚と分離幅が減少して、素子分離特性が劣化
する。この対策として、ＣＶＤシリコン酸化膜の下層に
シリコン窒化膜を形成して、弗酸溶液によるエツチング
時のＬＯＧＯ８酸化膜の保護膜とすることが提案されて
いる。この溝形成の方法について第２図（ａ）〜（ｄ）
に示す工程順断面図により説明する。第２図（ａ）に示
す様に、ＬＯＣＯ８酸化膜１を形成した基板２に、ｌｏ
ｎｍないし、７０ｎｍの薄いシリコン酸化膜３を保護膜
として形成した後、シリコン窒化膜４を２０ｎｍないし
、１００ｎ＋ｌｌの厚さに、ＣＶＤ法により、形成し、
その後、溝エツチングのマスク用として、ＣＶＤ法によ
りシリコン酸化膜５を形成し、フォトエツチング法を用
いて、ＣＶＤシリコン酸化膜５、シリコン窒化膜４、薄
いシリコン酸化膜３を選択エツチングし、溝エツチング
の開口部６を形成した後、フォトエツチング用のレジス
トを除去する。第２図（ｂ）で、ＣＶＤシリコン酸化膜
５をマスクとしてシリコン基板２を選択エツチングし、
溝形成を行う。
する場合、同基板に溝をエツチング形成する際に、ＣＶ
Ｄ法によって形成されたシリコン酸化膜をマスクとして
用いることが一般的である。しかし、溝エツチング終了
後に、マスクとして用いたシリコン酸化膜を除去する必
要があり、その際、弗酸溶液を用いるため、前工程で形
成した素子分離領域のＬＯＧＯ３酸化膜までエツチング
されて、膜厚と分離幅が減少して、素子分離特性が劣化
する。この対策として、ＣＶＤシリコン酸化膜の下層に
シリコン窒化膜を形成して、弗酸溶液によるエツチング
時のＬＯＧＯ８酸化膜の保護膜とすることが提案されて
いる。この溝形成の方法について第２図（ａ）〜（ｄ）
に示す工程順断面図により説明する。第２図（ａ）に示
す様に、ＬＯＣＯ８酸化膜１を形成した基板２に、ｌｏ
ｎｍないし、７０ｎｍの薄いシリコン酸化膜３を保護膜
として形成した後、シリコン窒化膜４を２０ｎｍないし
、１００ｎ＋ｌｌの厚さに、ＣＶＤ法により、形成し、
その後、溝エツチングのマスク用として、ＣＶＤ法によ
りシリコン酸化膜５を形成し、フォトエツチング法を用
いて、ＣＶＤシリコン酸化膜５、シリコン窒化膜４、薄
いシリコン酸化膜３を選択エツチングし、溝エツチング
の開口部６を形成した後、フォトエツチング用のレジス
トを除去する。第２図（ｂ）で、ＣＶＤシリコン酸化膜
５をマスクとしてシリコン基板２を選択エツチングし、
溝形成を行う。
第２図（Ｃ）でエツチングマスクとして用いたＣＶＤシ
リコン酸化膜を弗酸溶液でエツチングして除去する。そ
の際、シリコン窒化膜４の下部の薄いシリコン酸化１１
１３は、その溝に面した端部から弗酸溶液が浸透し、Ｌ
ＯＧＯ８酸化膜１の一部にまで及んで、エツチングされ
る。次に、シリコン窒化膜４を除去するために、シリコ
ン基板２の露出部をＬｏｏｍないし１１００ｎの厚さで
熱酸化して、リン酸から同シリコン基板２を保護するた
めの薄いシリコン酸化膜８を形成し、次に、１５０℃程
度のリン酸中で、シリコン窒化膜を除去して、第２図（
ｄ）に示す形状を得て、溝形成の工程を終える。
リコン酸化膜を弗酸溶液でエツチングして除去する。そ
の際、シリコン窒化膜４の下部の薄いシリコン酸化１１
１３は、その溝に面した端部から弗酸溶液が浸透し、Ｌ
ＯＧＯ８酸化膜１の一部にまで及んで、エツチングされ
る。次に、シリコン窒化膜４を除去するために、シリコ
ン基板２の露出部をＬｏｏｍないし１１００ｎの厚さで
熱酸化して、リン酸から同シリコン基板２を保護するた
めの薄いシリコン酸化膜８を形成し、次に、１５０℃程
度のリン酸中で、シリコン窒化膜を除去して、第２図（
ｄ）に示す形状を得て、溝形成の工程を終える。
発明が解決しようとする問題点
しかしながら、上述のような工程では、第２図（Ｃ）に
示すように、ＬＯＧＯ８酸化膜１と、溝との距離が１μ
Ｉ以下になった場合、弗酸溶液によるＣＶＤシリコン酸
化膜５のエツチング中に、溝に面した端部からシリコン
酸化膜３もエツチングされてＬＯＣＯ３酸化膜１の一部
まで進み、素子分離用のＬＯＧＯ８酸化膜１までもエツ
チングされるという問題があった。素子寸法の微細化の
ために、ＬＯＧＯＳ領域と溝部とが接する場合は、弗酸
溶液の侵入部の幅がさらに太き（なるため、ＬＯＧＯ３
酸化膜１のエツチングされる量がさらに拡大され、素子
分離特性が劣化する。
示すように、ＬＯＧＯ８酸化膜１と、溝との距離が１μ
Ｉ以下になった場合、弗酸溶液によるＣＶＤシリコン酸
化膜５のエツチング中に、溝に面した端部からシリコン
酸化膜３もエツチングされてＬＯＣＯ３酸化膜１の一部
まで進み、素子分離用のＬＯＧＯ８酸化膜１までもエツ
チングされるという問題があった。素子寸法の微細化の
ために、ＬＯＧＯＳ領域と溝部とが接する場合は、弗酸
溶液の侵入部の幅がさらに太き（なるため、ＬＯＧＯ３
酸化膜１のエツチングされる量がさらに拡大され、素子
分離特性が劣化する。
問題点を解決するための手段
本発明では、溝側壁にシリコン窒化膜を形成して、薄い
シリコン酸化膜端部の溝に露出した部分を被って、この
薄いシリコン酸化膜に対する保護膜とするものである。
シリコン酸化膜端部の溝に露出した部分を被って、この
薄いシリコン酸化膜に対する保護膜とするものである。
作用
溝側壁に形成したシリコン窒化膜の保護効果により、薄
いシリコン酸化膜が露出せず、弗酸によるＣＶＤシリコ
ン酸化膜のエツチング時に、薄いシリコン酸化膜および
ＬＯＧＯ８酸化膜が全くエツチングされない。
いシリコン酸化膜が露出せず、弗酸によるＣＶＤシリコ
ン酸化膜のエツチング時に、薄いシリコン酸化膜および
ＬＯＧＯ８酸化膜が全くエツチングされない。
実施例
第１図（ａ）〜げ）に、溝形成用の窓開口の工程（ａ）
からシリコン窒化膜除去（ｆ）までの工程順断面図を示
す。
からシリコン窒化膜除去（ｆ）までの工程順断面図を示
す。
初め、第１図（ａ）のように、ＬＯＣＯ８酸化膜１を形
成したシリコン基板２の表面に１０ｎｍないし１１００
ｎの厚さの第１シリコン酸化膜３．１０ｎｍないし１０
０ｎａの厚さの第１シリコン窒化膜４゜５００ｎｍない
し１５００ｎｍの厚さのＣＶＤ酸化膜５を形成し、フォ
トエツチングにより溝開口部６を形成する。次に、第２
図（ｂ）のように、ＣＶＤ酸化膜５をマスクとして溝７
を形成する。ついで、第２図（Ｃ）のように、シリコン
基板保護膜として１０ｎｍないし１５０ｎｍの厚さの第
２シリコン酸化膜８を溝７の内部に形成し、さらに３０
ｎｍないし１５０ｎｍの厚さの第２シリコン窒化膜９を
全面に形成する。次に、第２図（ｄ）のように、反応性
イオンエツチングを用いて、第２シリコン窒化膜９を異
方的にエツチングし、溝７の側壁に第２シリコン窒化膜
９を残す。ついで、第２図（ｅ）のように、弗酸溶液を
用いてＣＶＤ酸化膜５をエツチングする。その際、ＬＯ
ＧＯ８酸化膜１は、第１シリコン酸化膜３の端部がシリ
コン窒化膜９で保護されているため、全（エツチングさ
れない。最後に、第２図（Ｏのように、溝７の底部で露
出したシリコン基板を２０ｎｍないし１１００ｎの厚さ
で熱酸化して、次工程のリン酸の煮沸によるシリコン基
板の保護膜を形成し、約１５０℃のリン酸中で、第１シ
リコン窒化膜４および第２シリコン窒化膜９を除去する
。
成したシリコン基板２の表面に１０ｎｍないし１１００
ｎの厚さの第１シリコン酸化膜３．１０ｎｍないし１０
０ｎａの厚さの第１シリコン窒化膜４゜５００ｎｍない
し１５００ｎｍの厚さのＣＶＤ酸化膜５を形成し、フォ
トエツチングにより溝開口部６を形成する。次に、第２
図（ｂ）のように、ＣＶＤ酸化膜５をマスクとして溝７
を形成する。ついで、第２図（Ｃ）のように、シリコン
基板保護膜として１０ｎｍないし１５０ｎｍの厚さの第
２シリコン酸化膜８を溝７の内部に形成し、さらに３０
ｎｍないし１５０ｎｍの厚さの第２シリコン窒化膜９を
全面に形成する。次に、第２図（ｄ）のように、反応性
イオンエツチングを用いて、第２シリコン窒化膜９を異
方的にエツチングし、溝７の側壁に第２シリコン窒化膜
９を残す。ついで、第２図（ｅ）のように、弗酸溶液を
用いてＣＶＤ酸化膜５をエツチングする。その際、ＬＯ
ＧＯ８酸化膜１は、第１シリコン酸化膜３の端部がシリ
コン窒化膜９で保護されているため、全（エツチングさ
れない。最後に、第２図（Ｏのように、溝７の底部で露
出したシリコン基板を２０ｎｍないし１１００ｎの厚さ
で熱酸化して、次工程のリン酸の煮沸によるシリコン基
板の保護膜を形成し、約１５０℃のリン酸中で、第１シ
リコン窒化膜４および第２シリコン窒化膜９を除去する
。
発明の効果
本発明により、ＬＯＣＯ８法で形成された厚いシリコン
酸化膜が、溝形成工程終了時でも初期の膜厚、形状のま
まで残るため、素子分離特性が著しく向上する。
酸化膜が、溝形成工程終了時でも初期の膜厚、形状のま
まで残るため、素子分離特性が著しく向上する。
第１図（ａ）〜（ｆ）は本発明による溝形成工程の製造
工程を説明するための工程順断面図、第２図（ａ）〜（
ｄ）は、従来の製造工程を示す工程順断面図である。 １・・・・・・ＬＯＣＯ３酸化膜、２・・・・・・シリ
コン基板、３・・・・・・第１シリコン酸化膜、４・・
・・・・第１シリコン窒化膜、５・・・・・・ＣＶＤ酸
化膜、６・・・・・・溝開口部、７・・・・・・溝、８
・・・・・・第２シリコン酸化膜、９・・・・・・第２
シリコン窒化膜。 代理人の氏名 弁理士 中尾敏男 ほか１名菓 ２ 図
工程を説明するための工程順断面図、第２図（ａ）〜（
ｄ）は、従来の製造工程を示す工程順断面図である。 １・・・・・・ＬＯＣＯ３酸化膜、２・・・・・・シリ
コン基板、３・・・・・・第１シリコン酸化膜、４・・
・・・・第１シリコン窒化膜、５・・・・・・ＣＶＤ酸
化膜、６・・・・・・溝開口部、７・・・・・・溝、８
・・・・・・第２シリコン酸化膜、９・・・・・・第２
シリコン窒化膜。 代理人の氏名 弁理士 中尾敏男 ほか１名菓 ２ 図
Claims (1)
- 半導体基板に第１のシリコン酸化膜を形成したのち、全
面に第１のシリコン窒化膜および第２のシリコン酸化膜
を形成する工程、前記第２のシリコン酸化膜および前記
第１のシリコン窒化膜を選択的にエッチングし、これら
に開口部を設ける工程、前記開口部を通じて、前記半導
体基板を選択的にエッチングし、溝を設ける工程、熱酸
化法により、前記溝の表面に第３のシリコン酸化膜を形
成する工程、前記溝を含む全面に第２のシリコン窒化膜
を形成する工程、前記溝の側面に前記第２のシリコン窒
化膜を残す工程、前記溝の底部の前記第３のシリコン酸
化膜を選択的に除去する工程、熱酸化法により前記溝底
部に露出した前記半導体基板を酸化する工程を含むこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3945587A JPH0744213B2 (ja) | 1987-02-23 | 1987-02-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3945587A JPH0744213B2 (ja) | 1987-02-23 | 1987-02-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63205927A true JPS63205927A (ja) | 1988-08-25 |
| JPH0744213B2 JPH0744213B2 (ja) | 1995-05-15 |
Family
ID=12553515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3945587A Expired - Lifetime JPH0744213B2 (ja) | 1987-02-23 | 1987-02-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744213B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6420757B1 (en) | 1999-09-14 | 2002-07-16 | Vram Technologies, Llc | Semiconductor diodes having low forward conduction voltage drop, low reverse current leakage, and high avalanche energy capability |
| US6433370B1 (en) | 2000-02-10 | 2002-08-13 | Vram Technologies, Llc | Method and apparatus for cylindrical semiconductor diodes |
| US6537921B2 (en) | 2001-05-23 | 2003-03-25 | Vram Technologies, Llc | Vertical metal oxide silicon field effect semiconductor diodes |
| US6580150B1 (en) | 2000-11-13 | 2003-06-17 | Vram Technologies, Llc | Vertical junction field effect semiconductor diodes |
-
1987
- 1987-02-23 JP JP3945587A patent/JPH0744213B2/ja not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6420757B1 (en) | 1999-09-14 | 2002-07-16 | Vram Technologies, Llc | Semiconductor diodes having low forward conduction voltage drop, low reverse current leakage, and high avalanche energy capability |
| US6433370B1 (en) | 2000-02-10 | 2002-08-13 | Vram Technologies, Llc | Method and apparatus for cylindrical semiconductor diodes |
| US6580150B1 (en) | 2000-11-13 | 2003-06-17 | Vram Technologies, Llc | Vertical junction field effect semiconductor diodes |
| US6855614B2 (en) | 2000-11-13 | 2005-02-15 | Integrated Discrete Devices, Llc | Sidewalls as semiconductor etch stop and diffusion barrier |
| KR100812202B1 (ko) | 2000-11-13 | 2008-03-13 | 인테그레이티드 디스크리트 디바이시스 엘엘씨 | 수직형 접합 전계 효과 반도체 다이오드 |
| US6537921B2 (en) | 2001-05-23 | 2003-03-25 | Vram Technologies, Llc | Vertical metal oxide silicon field effect semiconductor diodes |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0744213B2 (ja) | 1995-05-15 |
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