KR100812202B1 - 수직형 접합 전계 효과 반도체 다이오드 - Google Patents

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Abstract

반도체 다이오드(320)는, 수직 기둥형 전계 효과 장치의 소스/드레인(309)과 게이트(312) 사이에 공통 커넥션으로서 하나의 다이오드 단자(314)를 가진 다이오드 접속형 수직 기둥형 전계 효과 장치이다. 상기 다이오드 접속형 수직 기둥형 전계 효과 장치를 제조하는 방법이 기재되어 있다.
반도체 장치, 제조 공정, 다이오드, 접합 전계 효과, 기판, 확산, 에칭

Description

수직형 접합 전계 효과 반도체 다이오드{VERTICAL JUNCTION FIELD EFFECT SEMICONDUCTOR DIODES}
본 발명은 일반적으로 반도체 장치 및 그 제조 방법에 관한 것으로, 특히, 반도체 다이오드 및 그 제조 방법에 관한 것이다.
본 출원은 Richard A. Metzler에 의해 2000년 10월 12일에 출원된 미국특허출원 제09/689,074호, "METHOD AND APPARATUS FOR PATTERNING FINE DIMENSIONS" 및 Richard A. Metzler에 의해 2000년 2월 10일에 출원된 미국특허출원 제09/502,026호, "METHOD AND APPARATUS FOR CYLINDRICAL SEMICONDUCTOR DIODES"와 관련된 것이다.
여러 종류의 반도체 장치가 이 기술분야에 알려져 있다. 본 발명은 반도체 다이오드 및 그 제조 방법에 관련된 것이기 때문에, 이 부분의 초점은 반도체 다이오드가 될 것이다.
반도체 다이오드는 전자 회로에서 여러 가지 목적으로 광범위하게 사용된다. 이러한 반도체 다이오드의 주요 목적은 순방향 전압 바이어스에 응답하여 순방향으 로의 전류 전도를 제공하고, 역방향 전압 바이어스에 응답하여 역방향으로의 전류 전도를 차단하는 것이다. 이러한 정류 기능은 이러한 회로 뿐만 아니라 많은 다른 전자 회로에서도 여러 종류의 전원 공급장치로서 광범위하게 사용된다.
통상적인 반도체 다이오드에서, 순방향 전압 바이어스가 특정 형태의 반도체 장치에 대한 특성 값에 도달할 때까지, 순방향으로의 전도는 누설 전류값으로 제한된다. 예를 들면, 실리콘 pn 접합 다이오드는 순방향 바이어스 전압이 적어도 약 0.7 볼트일 때까지 충분히 전도되지 않는다. 쇼트키 장벽(Schottky barrier) 특성 때문에, 많은 실리콘 쇼트키 다이오드는 0.4 볼트와 같이 보다 낮은 전압에서 전도를 시작한다. 게르마늄 pn 접합 다이오드는 실온에서 약 0.3 볼트의 순방향 전도 전압 강하를 갖는다. 그러나, 이것은, 실리콘 집적 회로 제조와의 비호환성 뿐만 아니라, 온도 민감성 및 그 밖의 바람직하지 못한 특성으로 인해 개별 장치로서도 드물게 사용된다.
일부 애플리케이션에서, 다이오드는 그것의 특성 순방향 전도 전압 강하를 제공하도록, 정류 특성을 위해 사용되지 않고, 항상 순방향으로 바이어스되도록 사용된다. 예를 들면, 집적 회로에서, 다이오드 또는 다이오드 접속형 트랜지스터는 종종, 그 회로내의 다른 트랜지스터의 베이스-이미터 전압과 실질적으로 동일한 순방향 전도 전압 강하를 제공하도록 사용된다. 본 발명의 일부 실시예들은 이러한 일반적인 종류의 회로에서 용도를 찾을 수 있지만, 이러한 용도가 주요 목적은 아니다.
반도체 다이오드의 진정한 정류 특성을 이용하는 회로에서, 다이오드의 순방 향 전도 전압 강하는 대개 실질적인 단점이 된다. 특정 예로서, DC-DC 스텝-다운 변환기(DC to DC step-down converter)에서, 트랜스(transformer)가 통상적으로 사용되는데, 여기서, 적합한 제어기에 의해 제어되는 반도체 스위치는 1차 트랜스를 DC 전원에 주기적으로 접속 및 분리하는데 사용된다. 2차 전압은, 그 정류 특성을 위해 다이오드를 통하거나 또는 다른 반도체 스위치를 통해, 변환기 출력에 연결된다. 제어기는 요구된 출력 전압을 유지하는데 필요한 전원에 대한 1차 연결의 듀티 사이클 또는 주파수를 변경한다. 반도체 스위치가 출력에 2차를 연결하는데 사용되는 경우, 이 제2 스위치의 동작도 역시 제어기에 의해 제어된다.
출력에 2차 회로를 연결하는 반도체 스위치의 사용은 매우 낮은 순방향 전도 전압 강하의 장점을 갖지만, 1차에서 2차로의 에너지 변환의 효율성을 유지하기 위해 변환기의 동작 온도 범위 전체에 걸쳐서 주의깊은 제어를 필요로 하는 단점을 갖는다. 이 목적을 위한 반도체 다이오드의 사용은, 2차 스위치 제어의 필요성을 없애는 장점을 가지지만, 2차 회로상에서의 반도체 다이오드의 순방향 전도 전압 강하의 단점을 갖는다. 이것은 적어도 두 가지 매우 실질적인 단점을 갖는다. 첫째, 반도체 다이오드 장치의 순방향 전도 전압 강하는 변환기의 효율성을 실질적으로 감소시킬 수 있다. 예를 들면, 컴퓨터 시스템에서 일반적으로 사용되는 새로운 집적 회로는, 3.3볼트, 3볼트 및 2.7 볼트와 같은, 보다 낮은 전원 전압을 이용하여 동작하도록 설계된다. 3볼트 공급 전원인 경우에, 0.7 볼트 직렬 전압 강화의 부과는, 변환기가 사실상 3.7 볼트 부하로 동작한다는 것을 의미하고, 이에 따라, 다른 회로 손실을 고려하지 않더라도, 변환기의 효율이 81%로 제한된다.
둘째, 전술된 효율 손실은 다이오드에서의 전력 손실을 나타내고, 열을 초래한다. 이것은 집적 회로 변환기의 전력 변환 능력을 제한하고, 많은 애플리케이션에서, 적당한 크기의 개별 다이오드의 사용을 필요로 하여, 전체 회로 크기 및 비용을 증가시킨다.
AC-DC 변환을 위해 일반적으로 사용되는 회로는, AC 전원에 의해 구동되는 1차 권선을 갖는 트랜스의 2차 권선에 대개 연결되는 전파 브리지 정류기(full wave bridge rectifier)이다. 여기서 2개의 다이오드 전압 강하가 피크 DC 출력상에 부과되어, 제공되는 DC 전력에 따라, 종래 다이오드를 이용하여 회로를 특히 비효율적으로 만들고, 대형 개별 장치를 통한 손실, 열 손실 구조 등에 필요한 회로의 열 생성을 증가시킨다.
그러므로, 회로에서 정류 소자로서 사용되는 낮은 순방향 전도 전압 강화를 갖는 반도체 다이오드를 구비하는 것은 매우 유용하며, 여기서, 다이오드는 때때로 순방향 및 역방향 바이어스 전압을 모두 받는다. 이러한 다이오드는 개별 형태로 많은 애플리케이션을 제공할 수 있지만, 이러한 다이오드가 훨씬 더 큰 집적 회로의 일부로서 집적 회로 형태로 실현될 수 있도록, 집적 회로 제조 기술과 호환되도록 하는 것이 바람직할 것이다. 또한, 역방향 전류 누설은 항상 바람직하지 않으며, 대개 부가적인 순방향 전도 전류에 의해 만들어져야 하기 때문에, 회로 효율성이 감소되고, 역방향 전류 누설은 일부 회로에 대해 실질적으로 유해한 영향을 가질 수 있다. 따라서, 이러한 반도체 다이오드가 낮은 역방향 바이어스 누설 전류를 갖도록 하는 것이 바람직할 것이다.
많은 애플리케이션에서, 다이오드는 트랜스(transformer)와 같은 코일에 걸쳐 놓일 필요가 있다. 이러한 예들에서, 역방향 전압이, 이를 역방향 항복, 특히, 접합 애벌란시 상태로 만드는 다이오드로 인가되도록 할 수 있다. 이것은, 다이오드 브리지를 통해 접속되는 트랜스 코일을 구동하기 위해 빠르게 변하는 파형을 사용하는 DC-DC 변환기에서 특히 가능하다. 이들 애플리케이션에서, "애벌란시 에너지" 용량에 대한 스펙 요건은 대개 데이터 시트에 포함되는 파라미터이다. 다이오드의 애벌란시 에너지 용량은 이러한 회로의 설계자를 위해 중요한 요인이 된다. 애벌란시 에너지 용량은 설계자가 반도체 다이오드를 회로로 설계할 때에 얼마나 많은 설계 마진을 갖는지를 결정한다. 애벌란시 에너지 용량이 클수록 회로 설계자는 보다 큰 설계 유연성을 가질 수 있다.
애벌란시 에너지 용량은 코일로부터 에너지를 흡수하기 위한 다이오드의 용량 측정치이고, 여기서, 다이오드의 소실없이, 에너지 E = (1/2)*I2*L 이다. 이러한 요건은 통상적으로 수십 밀리줄(millijoules)과 거의 같다. 이 에너지를 비파괴적으로 소실시키기 위한 다이오드의 능력에서의 주요 요인은 에너지를 소실하는 접합 영역의 양, 즉, 애벌란시 동안에 실제로 도전되는 접합 영역의 양이 된다. 반도체 다이오드의 높은 애벌란시 에너지 용량은 그 효율을 향상시킨다.
동시에, 그 크기를 감소시키고, 제조 방법을 개선함으로써, 반도체 다이오드의 비용을 절감하는 것이 바람직하다.
발명의 요약
본 발명은 청구범위에 기재된 것과 같은 방법 및 장치를 포함한다. 요약하면, 낮은 순방향 전도 전압 강하, 낮은 역방향 누설 전류, 높은 전압 용량 및 애벌란시(avalanche) 에너지 용량을 가지며, 집적 회로 뿐만 아니라 개별 장치로 사용하는데 적합한 반도체 다이오드가 기재된다. 상기 반도체 다이오드는 수직 원통형 접합 전계 효과 장치(vertical cylindrical junction field effect devices)의 소스/드레인과 게이트 사이에 공통 커넥션으로서 하나의 다이오드 단자를 갖는 다이오드-구성 수직 원통형 접합 전계 효과 장치이다. 상기 수직 원통형 접합 전계 효과 장치를 제조하는 방법이 기재되어 있다. 상기 다이오드 장치를 완성하기 위해 여러 가지 장치 구획(terminations)이 적용될 수 있다. 다양한 실시예들이 기재된다.
첨부된 청구범위 및 도면과 함께 본 발명의 특정 실시예에 대한 다음의 상세한 설명을 참조하면, 본 발명의 그 밖의 양태 및 특징들이 이 기술분야에서 통상의 지식을 가진 자에게는 명확해질 것이다.
도1은 본 발명이 사용될 수 있는 전파 브리지 정류기를 사용한 주지된 AC-DC 변환기를 도시한 회로도.
도2a 및 도2b는 본 발명에 따른 다이오드 접속형 n-채널 및 p-채널 접합 전 계 효과 장치의 개략도.
도2c는 도2a 및 도2b의 다이오드 접속형 접합 전계 효과 장치의 등가 회로의 개략도.
도3a 내지 도3f는 본 발명의 다이오드 접속형 수직 접합 전계 효과 장치를 제조하기 위한 하나의 예시적인 공정 단계들을 도시한 단면도.
도4a 내지 도4i는 본 발명의 다이오드 접속형 수직 접합 전계 효과 장치를 제조하기 위한 다른 예시적인 공정에서의 단계들을 도시한 단면도.
도5는 본 발명에 따른 4개의 수직 JFED 다이오드 구조를 도시한 확대된 단면도.
도6a 내지 도6c는 본 발명에 따른 수직 JFED 다이오드에 대한 대안적 구조를 도시한 상부도.
도7a 및 도7b는 N-채널 수직 JFED 다이오드의 2차원 모델에 대한 개략적인 등가 회로를 도시한 도면.
도7c는 N-채널 수직 JFED 다이오드의 3차원 모델에 대한 개략적인 등가 회로를 도시한 도면.
도8a 및 도8b는 P-채널 수직 JFED 다이오드의 2차원 모델에 대한 개략적인 등가 회로를 도시한 도면.
도8c는 P-채널 수직 JFED 다이오드의 3차원 모델에 대한 개략적인 등가 회로를 도시한 도면.
도9는 다수의 수직 JFED 다이오드를 포함한 웨이퍼상의 액티브 다이오드 영 역을 도시한 도면.
도10은 하나의 액티브 다이오드 영역의 전기적인 등가물을 도시한 개략도.
먼저, 도1을 참조하면, 본 발명이 사용될 수 있는 전파 브리지 정류기(full wave bridge rectifier)를 이용한 주지된 AC-DC 변환기에 대한 회로도가 도시되어 있다. 이러한 회로에서, 트랜스(110)는 1차 회로와 2차 회로 사이에 DC 아이솔레이션(isolation)을 제공하고, 종종 전파 브리지에 AC 전압 스텝-업 또는 스텝-다운을 제공하는데 사용되며, 다이오드(D1, D2, D3, D4)로 구성된다. 2차 리드(112)가 2차 리드(114)에 대해 충분히 포지티브(positive)인 경우, 다이오드(D2)가 저항(116)을 통해 도전되어, 커패시터(118)를 충전하고, 부하(119)에 전류를 공급하는데, 여기서, 전류는 다이오드(D3)를 통해 트랜스의 리드(114)에 리턴된다. 유사하게, AC 입력 전압의 나머지 반 사이클 동안에, 2차 리드(114)상의 전압이 2차 리드(112)에 대해 충분히 포지티브인 경우, 다이오드(D4)가 도전되어, 저항(116)을 통해 전류를 공급하고, 커패시터(118)를 충전하고, 부하(119)에 전류를 공급하는데, 커패시터 및 부하 전류는 다이오드(D1)를 통해 2차 리드(112)로 리턴된다. 따라서, 각 시간 전류가 다이오드(D1)의 전파 브리지로부터 D4를 통해 브리지의 출력으로 전달되고, 2개의 다이오드 전압 강하가 그 출력에 직렬로 부과된다는 것을 알 수 있다. 또한, 어떤 쌍의 다이오드라도, 트랜스(110)의 2차 회로에 걸리는 전압이 2개의 다이오드 전압 강하에 의해 커패시터(118)에 걸리는 전압을 초과할 때에만 도전되기 때문에, 즉, 트랜스 2차 전압이 포지티브 또는 네거티브 피크 또는 근처일 때에, 전류가 그 시간의 일부 동안에만 브리지의 출력에 전달된다는 것이 명확하다.
도1의 회로는 단지 본 발명이 사용될 수 있는 회로 형태의 일례이다. 이러한 회로는, 다이오드가 두 다이오드 커넥션에 걸리는 포지티브(순방향) 및 네거티브(역방향) 차동 전압 모두를 받고, 다이오드의 기능이 DC 또는 정류된 전류 출력을 공급하기 위한 정류 기능인 회로로서 특징될 수 있다. 이것은, 다이오드의 요구된 기능이, 그 다이오드가 사용중일 때에도 네거티브 차동 전압을 받든지 아니든지 간에, 전류를 전도할 때에, 다이오드의 순방향 전도 전압 강하 특성에 응답하여 전압 기준을 공급하는 것인 애플리케이션과 구별되는 점이다. 이러한 회로는 또한, 다이오드 또는 다이오드들이 다이오드 커넥션에 걸리는 포지티브 및 네거티브 차동 전압 모두를 받고, 다이오드 또는 다이오드들의 기능이, 접속된 하나 또는 그 이상의 회로에 전원을 공급하는데 충분한 전력 레벨의 정류된 전류 출력 또는 DC를 공급하는 전력 정류 기능인 회로로서 특징될 수 있다. 이것은 다이오드의 요구된 기능이, 다이오드의 정류된 전류 출력 또는 DC에 의해 전원이 공급되지 않은 후속 회로에서 사용되거나 처리되는 신호-레벨 전류 출력을 공급하는 것인 애플리케이션과 구별되는 점이다.
도1에 도시된 형태의 많은 회로에서, 평활 커패시터(118)에 추가로 선형 전압 조정기가 그 출력에 사용될 수 있다. 또한, 실질적으로 모든 대상 애플리케이션에서, 트랜스가 그 전력 손실을 소진하는데 충분한 크기인 실제로 분리된 소자일 때에, 전류 제한 저항으로서 역할하는 저항(116)은 트랜스의 2차 저항값을 위해 분 리된 회로 소자로서 제거될 수 있다. 그러나, 본 발명에 대해 특히 중요한 점은, 다이오드(D1 ~ D4) 자신이, 일반적으로 이들 다이오드에서 전력 손실로서 요구된 회로 기능을 제공하지 않고, 단지 원치않는 전력 소실 및 열을 생성하고, 개별 형태든 또는 집적 회로 형태로든, 보다 큰 다이오드의 사용을 필요로 하고, 실제로 이 추가 전력 출력, 예로, 다이오드에 의해 소실되는 전력에 덧붙여 부하에 의해 필요한 전력을 공급하기 위해 요구되는 트랜스의 크기를 증가시킨다.
본 발명은, 다이오드가 사실상 순방향 및 역방향 바이어스로 쓰여지도록 제공되는 이러한 회로 또는 다른 회로에서 주로 사용하기 위해, 낮은 다이오드 순방향 전도 전압 강하, 낮은 역방향 누설 전류 및 높은 전압 출력을 갖는 다이오드 및 다이오드 기능을 실현하는 것에 관한 것이다. 이것은, 도2a 및 도2b에 개략적으로 도시된, n-채널 및 p-채널 다이오드 접속형 전계 효과 장치와 같은, 다이오드 접속형 전계 효과 장치의 사용을 통해 본 발명에서 달성된다. 본 발명의 바람직한 실시예에 따르면, 이러한 장치는 공통 게이트 및 드레인 커넥션의 사용을 통해, 통상적으로는 기판상에 공통 도전층을 통해, 그리고, 보다 바람직하게는, 결과로서 생성되는 장치의 전기적 특성을 개선하는 하나 또는 그 이상의 특별한 제조 기술을 통해 제조된다. 도2c는, 양극 "A" 및 음극 "C" 단자를 가진, 도2a 및 도2b의 다이오드 접속형 전계 효과 장치의 등가 다이오드를 도시하고 있다.
본 발명은, 다이오드 접속형 구성을 가진 수직 기둥형(vertical and cylindrical) 접합 전계 효과 트랜지스터(JFET)를 형성함으로써 반도체 다이오드를 구현한다. 다이오드 접속형 구성을 가진 수직 기둥형 접합 전계 효과 트랜지스터(JFET)는 다이오드 구조형 수직(diode configured vertical) 접합 전계 효과 장치(JFED)로 언급된다. 다이오드 구조형 수직 JFED는 보다 높은 채널 밀도를 제공하고, 보다 간단한 제조 공정을 사용하여 형성될 수 있다. 보다 높은 채널 밀도는 반도체 다이오드가 유사한 성능을 가진 종래 반도체 다이오드의 약 1/3의 실리콘 영역에 형성될 수 있도록 한다. 보다 높은 채널 밀도는 상당한 비용 및 성능 장점을 제공한다.
다이오드 구조형 수직 JFED 제조시, Richard A. Metzler에 의해 2000년 10월 12일자로 출원된 미국특허출원 제09/689,074호, "METHOD AND APPARATUS FOR PATTERNING FINE DIMENSIONS(여기서 레퍼런스로 포함됨)"에 기재된 마스킹 및 제조 기술이, 그렇지 않은 경우에 이용가능한 것보다 더 미세한 라인을 본 발명에서 제공하고 마스킹 비용을 절감하기 위해 사용될 수도 있다.
본 발명의 실시예들을 제조하기 위한 공정이 도3a 내지 도3f 및 도4a 내지 도4i에 단면도로 나타나 있다. 이 공정은 다이오드 구조형 수직 JFED를 형성한다. 다이오드 구조형 수직 JFED는 본질적으로, 공통 게이트 및 드레인 커넥션으로 접속된 다이오드인 기둥형 수직 접합 전계 효과 트랜지스터로 생각될 수 있다. 본 발명의 다이오드 구조형 수직 JFED는 또한 수직 JFED 다이오드로 언급될 수 있다. 그러나, 본 발명은 통상의 JFET와는 상이하게 동작하고 상이한 공정으로 형성되기 때문에 이것은 아니다.
이제, 도3a 내지 도3f를 참조하면, 본 발명의 다이오드 접속형 수직 JFED를 제고하기 위한 예시적인 공정에 대한 단계들의 단면도를 도시하고 있다. 다이오드 접속형 또는 다이오드 구조형 수직 JFED는 기둥형 받침대(cylindrical pedestals)를 이용하여 형성된다. 도3a 내지 도3f는 웨이퍼의 단지 일부분만을 도시하고 있다. 유사한 공정이 도시된 것 보다 더 많은 다이오드 구조형 수직 JFED를 형성하는 전체 반도체 웨이퍼 또는 보다 큰 부분에 걸쳐 수행될 수 있다는 것이 이해될 것이다.
도3a는 웨이퍼의 시작 기판(300)을 도시하고 있다. 기판(300)은 실리콘, 갈륨-비화물(GaAs), 게르마늄, 실리콘-탄화물(SiC) 또는 그 밖의 주지된 반도체 기판이 될 수 있다. 일실시예에서, 기판(300)은 실리콘 에피택셜층을 갖는 실리콘 기판이다. 실리콘 에피택셜층은 다이오드 장치에 대해 증가된 역방향 바이어스 항복 전압을 형성하기 위해 제공된다. 일실시예에서, 실리콘 에피택셜층은 약 45 볼트의 역방향 바이어스 항복 전압을 달성하기 위해, 약 1.1 ohm-cm 의 저항률 및 약 3um 두께를 갖는다. 실리콘 에피택셜층을 갖는 에피택셜 웨이퍼는 시작 재료로서 구입될 수 있거나, 또는 알려진 표준 에피택셜 성장 기술을 이용한 다이오드 공정의 일부로서 형성될 수 있다.
N형 실리콘 기판의 경우에, 기판(300)의 하부 또는 후면이 음극을 형성하고, 기판(300)의 상부면의 일부가 양극으로 형성된다. P형 실리콘 기판의 경우에는, 다이오드 단자가 반대가 되고, 기판(300)의 하부면 또는 후면이 양극을 형성하고, 기판(300)의 상부면의 일부가 음극으로 형성된다. 뒤따르는 시트 임플란트(sheet implants)를 임의추출(randomize)하기 위해, 기판(300)의 표면상에 얇은 산화막(302)이 성장된다. 얇은 산화막(302)은 통상적으로 150Å 두께가 된다. 뒤따 르는 두 시트 임플란트는 마스크에 의해 마스킹될 필요가 없고, 전체 웨이퍼에 걸쳐 임플란팅되는 이온들이다.
제1 시트 임플란트는 수직 JFED 다이오드의 양극 영역에 대한 양호한 옴 콘택을 제공하기 위한 것이다. 제1 시트 임플란트는 25KeV 에너지로 cm2 당 약 3x1015 원자의 비소 임플란트이다. 제2 시트 임플란트는 85 KeV 에너지로 임플란팅되는 cm2 당 약 2.0 x 1013 원자의 인 임플란트이다. 제2 시트 임플란트는 JFET와 유사한 수직 JFED 다이오드의 "임계" 또는 핀치오프 전압을 설정한다.
이제 도3b를 참조하면, 제1 마스킹 단계의 완성을 도시하고 있다. 제1 마스킹 단계 및 에칭 전에, 폴리실리콘층이 웨이퍼 전체의 얇은 산화막(302)의 상부에 도포된다. 그리고 나서, 폴리실리콘층은 마스크를 이용하여 패터닝되고, 영역들이 에칭되어, 얇은 산화막(302)의 상부에 기둥형 구조 받침대(304)가 형성된다. 일실시예에서, 기둥형 구조 받침대(304)는 약 0.1um 높이를 갖는다. 받침대(304)의 형태는, 이로 제한되지는 않지만, 원형, 육각형, 정사각형, 직사각형 뿐만 아니라 다른 S자 형태 등과 같은 다른 형태를 포함한 모든 원통 형태가 될 수 있다. 여기서, 쉽게 설명하기 위해, 이 기둥형은 폴리실리콘층 밖에 형성되는 직사각형 원통 받침대 또는 막대를 형성하는 직사각형으로 가정된다. 도3b는 실리콘 웨이퍼에 걸쳐 형성되는 다수의 직사각 기둥형 받침대(304) 중 4개의 단면도를 도시하고 있다. 일실시예에서, 직사각 기둥형 구조 받침대(304)의 치수는 폭이 약 0.15마이크론, 높이가 약 0.1마이크론, 피치가 약 0.4마이크론이다. 이러한 치수는, 다이오드 구조형 수직 JFED에 대한 유사한 장치의 물리적 특성을 제공하기 위해, 임플란트에서의 조정에 따라 변경될 수 있다는 것이 이해될 것이다. 다수의 받침대(304) 각각의 주변에서의 공정을 보다 상세히 설명하기 위해, 실리콘 웨이퍼의 영역(310)이 도3c에 도시되었다.
이제, 도3c를 참조하면, 도3b의 영역(310)의 분해도가 도시되어 있다. 기판(300)위의 얇은 산화막(302)의 표면상에 직사각 기둥형 구조 받침대(304)가 형성된다. 도3d 내지 도3f는 도3c의 직사각 기둥형 구조 받침대(304)에 대한 다이오드 구조형 수직 JFED의 또다른 공정을 도시하고 있다. 다수의 기둥형 구조 받침대(304)가 각각에 대해 유사한 공정이 발생한다는 것이 이해될 것이다.
도3d를 참조하면, 받침대(304) 주변의 얇은 산화막(302), 및 받침대(304) 및 기판(300)의 일부분이 에칭되어, 실리콘 트렌치(308) 및 기판 받침대(309)를 형성된다. 실리콘 트렌치(308)는 기둥형 구조 받침대(304), 기판 받침대(309) 및 산화막 디스크(302')으로 둘러싸여 있다. 산화막 디스크(302')는 기둥형 구조 받침대(304)와 기판 받침대(309) 사이에 삽입된 얇은 산화막(302)의 산화막 물질의 기둥형 디스크 형태 부분이다. 기판 받침대(309)는 구조 받침대(304)와 유사하게 기둥형태이지만, 폴리실리콘 재료와는 달리 기판 재료(300) 밖에 형성된다. 기둥형 기판 받침대(309)는 기둥형 상부면 및 그 기둥형태에 따라 기둥형 측면을 가진다. 이 에칭 단계는, 트렌치 MOS(metal-oxide-semiconductor) 트랜지스터 및 커패시터를 형성하기 위해 실리콘 공정에서 일반적으로 사용되는 RIE(Reactive Ion Etch)이다. 결정적이지는 않지만, 일실시예에서, 기판(300)으로의 에칭 깊이는 약 0.1마이 크론이다. 실리콘 트렌치(308)의 깊이를 형성하는 기판(300)으로의 에칭 깊이는, 전술한 인 시트 임플란트 단계의 선택 에너지의 깊이에 대응하는 것이 바람직하다. 에칭의 깊이는 다이오드 구조형 수직 JFED의 알맞은 임계 전압 및 핀치오프 전압을 제공한다.
본 공정에서 후속 단계를 도시한 도3e를 참조하면, 실리콘 기판(300)으로 관통하는 기판 받침대(309)의 베이스에서 붕소 임플란팅(310)이 수행된다. 활성화를 위한 RTP(rapid thermal processing) 및 산란으로 인해, 붕소 임플란트는 기판 받침대(309) 아래에서 수평으로 확산되고, 받침대(304, 309)의 중앙선 주변에, 게이트(312)로 언급되는 확산 링을 형성한다. 게이트(312)의 확산 링은 기판(300)의 수직 채널 부분(318)을 둘러싸는 속이 빈 기둥형태를 가진다. 기판(300)의 수직 채널 부분은 받침대(309)의 중앙선을 둘러싼 기둥형태이고, 기둥형 기판 채널로 언급될 수 있다. 이 붕소 임플란트(310)는, (i) 금속화(metalization)에 대한 옴 콘택을 보장하기 위해 적당한 표면 농도를 제공하고, (ii) 항복 전압 공핍 영역을 지원하기 위해 P형 표면 농도를 제공하고, (iii) 각 다이오드 구조형 수직 JFED의 동작 동안에, 양극(도3에 형성된 받침대의 실리콘 표면)과 음극(실리콘 웨이퍼 후면) 사이에 수직 채널내의 전류 흐름을 핀치오프하기 위해 JFET 등가 게이트를 제공하도록 수평으로 확산된다.
이제, 도3f를 참조하면. 다이오드 구조형 수직 JFED(320)을 형성하는 공정에서의 최종 단계가 도시되는데, 여기서, 받침대(304)의 나머지 부분 및 얇은 산화막(302)의 디스크 형태 부분이 제거되고, 금속화층(314)이 부가된다. 산화막 에칭은 산화막 디스크(302')를 형성하는 산화막을 제거하는데 사용되고, 금속화 전에 나머지 폴리실리콘 물질을 들어올리기 위해, 받침대(304)의 하부를 자르는데 사용된다. 그리고 나서, 도전층(314), 바람직하게는 금속이 웨이퍼에 증착되어, 기판(300)의 노출된 상부면에 콘택을 만든다. 컨덕터(314)는 P형 게이트(312)의 확산 링, 및 기판 받침대(309)의 기둥형 측면 및 기둥형 상부면에 대해 콘택을 만든다. 기둥형 상부면(316) 및 기판 받침대(309)의 기둥형 측면은 JFET의 드레인 또는 소스 영역과 유사하게 기능한다. 기판(300)의 바닥면은 JFET의 소스 또는 드레인 영역과 유사하게 기능한다. 소스와 드레인의 정의는 다이오드 단자에 걸리는 전압 바이어싱에 기반하여 교환된다는 것을 알 수 있다. 게이트(312)의 확산 링에 접촉하는 컨덕터(314), 및 기판 받침대(309)의 상부면(316) 및 측면은, 다이오드 구조형 수직 JFED의 다이오드 구성을 제공하기 위해, 그 사이에 커넥션을 제공한다. N형 실리콘인 기판(300) 및 P형 확산인 게이트(312)의 경우에, 상부면(316) 콘택은 다이오드의 양극을 형성한다. 대안적으로, 기판(300)이 P형 실리콘이고, 게이트(312)가 N형 확산인 경우, 상부면 콘택(316)은 음극을 형성한다. 다이오드 구조형 수직 JFED에서, 이 콘택 영역이 크게 비-기능적이 되도록, 기판 받침대(309)의 측면으로부터 거의 전류 흐름이 존재하지 않는다. 순방향 바이어싱된 경우, 대부분의 전류 흐름은 기판 받침대(309)의 상부면(316)을 통과한다. 상부면(316)으로부터, 전류는 기판(300)의 바닥면(319) 쪽으로 및 바닥 부분에서의 각 다이오드 구조형 수직 JFED(320)의 중앙 수직 기둥형 채널(318)을 통해 흐른다. 금속층이 기판(300)의 바닥면(319)에 선택적으로 도포되거나, 그렇지 않으면, 바닥면(319)은 이를 통해 전류가 흐를 수 있는 다이오드의 커넥션을 형성하기 위한 도전성 표면에 대한 콘택을 만들 수 있다. 다이오드 구조형 수직 JFED(320)는 또한 집적 회로 기판내의 실리콘 터브(tub)(기판(300)과 동등함)에 형성될 수도 있고, 상부면 콘택이 이 터브에 만들어져서, 터브의 바닥 부분에서의 전류가 채널의 바닥으로부터 상부면 콘택으로 끌어당겨진다. 이러한 방식으로 수직 JFED를 형성하는 것은 집적 회로 장치에 다른 회로를 이용하여 집적을 가능하게 한다.
이제, 도4a 내지 도4i를 참조하면, 본 발명의 다이오드 접속형 수직 JFED를 제조하기 위한 다른 예시적인 공정에 대한 단계들의 단면도가 도시되어 있다. 도4a 내지 도4i에 도시된 다이오드 구조형 수직 JFED(320)를 형성하는 단계는, 2000년 10월 12일에 Richard A. Metzler에 의해 출원된 미국특허출원 제09/689,074호, "METHOD AND APPARATUS FOR PATTERNING FINE DIMENSIONS"에 기재된 마스킹 및 제조 기술로부터의 단계들이 포함되는 것을 제외하면, 도3a 내지 도3f에 도시된 단계들과 유사하다. 특히, 도4c를 참조하면, 초기 구조 받침대(404)가 얇은 산화막(302)의 상부에 형성된다. 초기 구조 받침대(404)는 제2 받침대를 형성하는데 사용되는 다른 폴리실리콘 물질로 형성된다.
이제, 도4d를 참조하면, 제2 받침대인 받침대(304')가 미국특허출원 제09/689,074호에 기재된 것과 같은 초기 구조 받침대(404) 주변에 형성된다.
도4e를 참조하면, 초기 구조 받침대(404) 및 그 아래의 얇은 산화막(302) 부분들이 도시된 것처럼 에칭된다. 영역(410)이 도4f에 확대되어 도시되었다.
이제, 도4g를 참조하면, 이 공정에서의 후속 단계는 기판(300)의 노출된 부 분을 에칭하여, 실리콘 트렌치(308') 및 받침대(304') 주변에 기판 받침대(309')를 형성하게 된다. 도4h 내지 도4i로 도시된 공정 단계는, 다이오드 구조형 수직 JFED(320)를 형성하기 위한, 받침대(304') 주변의 기판 받침대(309') 및 실리콘 트렌치(308')의 형태를 제외하면, 도3e 내지 도3f에 대해 전술된 것과 동일하다.
이제, 도5를 참조하면, 4개의 다이오드 구조형 수직 JFED(320A-320D)의 단면도가 도시되어 있다. 요구된 전류 운반 능력을 제공하기 위해, 금속(314)이 다수의 다이오드 구조형 수직 JFED에 함께 접속될 수 있다.
도6a 내지 도6c를 참조하면, 다이오드 구조형 수직 JFED의 예시적인 어레이의 상부도를 도시하고 있다. 도6a에서, 다이오드 구조형 수직 JFED(320)는 원형 기둥형 받침대를 이용하여 형성된다. 도6b에서, 다이오드 구조형 수직 JFED(320)는 정사각 기둥형 받침대를 이용하여 형성된다. 도6c에서, 다이오드 구조형 수직 JFED(320)는 육각 기둥형 받침대를 이용하여 형성된다. 상이한 형태의 다이오드 구조형 수직 JFED(320)를 형성하기 위해, 다른 기둥형태가 받침대(304, 304')로 사용될 수 있다.
도3a 내지 도3f 및 도4a 내지 도4i에서의 공정 단계는, 게이트(312)의 확산 링은 P+형 확산이고, 기판(300)은 N형 기판인 것으로 기재되었다. 이 경우에, 도7a는 다이오드 구조형 수직 JFED(320)의 2차원 단면의 등가 회로를 도시하고 있다. 단면은, 각각이 하나의 수직 트랜지스터를 나타내고, 제1 단자(T1)가 양극이고 제2 단자(T2)가 음극인 n채널 JFET 트랜지스터인 트랜지스터(701, 702)로 표현된다. 도7b는 2개의 다이오드(701', 702')가 병렬로 함께 접속되는 도7a의 2차원 회로의 다이오드 등가 회로를 도시하고 있다. 도7c는 3차원 다이오드 구조형 수직 JFED(320)의 전기적 등가물인 단일 다이오드(720)를 도시하고 있다.
도3a 내지 도3f 및 도4a 내지 도4i에서의 공정 단계는 게이트(312)의 확산 링은 P+형 확산이고, 기판(300)은 N형 기판인 것으로 기재되었지만, 이들은 상이한 시작 재료 및 상이한 임플란트 또는 도펀트 재료에 의해 변경될 수 있다. 이 경우에, 확산 타입은 전술된 공정 단계에서 n에서 p로 및 p에서 n으로 반전된다. 도8a는, 반전된 타입의 실리콘 확산 및 재료를 가진, 도3f에 도시된 다이오드 구조형 수직 JFED(320)의 2차원 단면도의 등가 회로를 도시하고 있다. 이 경우에, 게이트(312)의 확산 링은 N+형 확산이고, 기판(300)은 P형 기판이다. 도8a에서, 각각이 하나의 수직 트랜지스터를 나타내고, 제1 단자(T1)가 음극이고 제2 단자(T2)가 양극인 p채널 JFET 트랜지스터인 트랜지스터(801, 802)로 표현된다. 도8b는 2개의 다이오드(801', 802')가 병렬로 함께 접속되는 도8a의 2차원 회로의 다이오드 등가 회로를 도시하고 있다. 도8c는 변경된 재료 타입을 갖는 3차원 다이오드 구조형 수직 JFED(320)의 전기적 등가물인 단일 다이오드(820)를 도시하고 있다.
이제, 도9를 참조하면, 다수의 다이오드 액티브 영역들(90)이 웨이퍼상의 다이오드 액티브 영역들(90) 사이의 스크라이브 채널(91)에 의해 분리된다. 각각의 다이오드 액티브 영역(90)이 다수의 다이오드 구조형 수직 JFED(320)가 된다. 스크라이브 채널(91)에서 다이오드 액티브 영역의 에지 구획(termination)은, Richard A. Metzler 및 Vladimir Rodov에 의해 1997년 1월 23일 출원된 미국특허출원 제5,825,079호, "Semiconductor diodes having low forward conduction voltage drop and low reverse current leakage"의 테이퍼형 구획(tapered termination), 또는 Richard Metzler에 의해 1999년 9월 14일에 출원된 미국특허출원 제09/395,722호, "Method and Apparatus for Termination of Semiconductor Devices"의 메사 구획을 포함한 몇몇 반도체 장치 구획법을 통해 제공될 수 있다. 부가적으로, 주지된 단일 또는 다수의 정류 링 구획이 사용될 수 있거나, 또는 장치 액티브 확산을 이용한 간단한 가드 링 적분이 사용될 수 있다.
이제, 도10을 참조하면, 병렬로 함께 접속된, 각각이 다이오드 구조형 수직 JFED(320)를 나타내는 다수의 다이오드(720)를 가진 다이오드 액티브 영역(90)의 개략적인 등가물이 도시되어 있다. 병렬로 함께 접속된 각각의 다이오드 구조형 수직 JFED 장치(320)의 전류 용량을 추가하는 것은, 대량 전류 운반 용량을 초래한다. 도9에는 단지 4개만 도시되었지만, 웨이퍼상에 수백개의 다이오드 액티브 영역(90)이 존재한다는 것이 이해될 것이다. 각각의 개별 다이오드 액티브 영역(90)은 수천개의 개별 다이오드 구조형 수직 JFED(320)을 포함할 수 있다.
다이오드의 전류 용량에 대해, 순방향 전류는 병렬로 함께 연결된 다이오드 구조형 수직 JFED(320)의 수의 함수이다.
임계 전압에 있어서, 도펀트, 그것의 농도, 및 다이오드 구조형 수직 JFED의 제조를 위한 치수 및 다른 재료를 적절히 선택함으로써, 양극 및 음극에 걸리는 실질적으로 제로인 순방향 바이어스에서 채널 영역이 전도되도록 만들어질 수 있다. 따라서, 전원 공급장치 등과 같은 진정한 정류 애플리케이션에서, 본 발명은 정류 장치내에 전력 낭비 및 열을 감소시키고, 보다 큰 효율성을 가진 회로를 초래한다.
다이오드 구조형 수직 JFED(320)의 역방향 바이어스 항복 전압에 대해, 채널(318)이 핀치오프되고, 기판(300)에 공핍 영역을 형성하도록 야기하는, 역방향 바이어스 전압이 게이트(312)와 기판(300) 사이에 나타난다. 역방향 바이어스 전압의 전계선은, 게이트(312)에 대한 세로형의 확산 및 받침대의 매우 작은 치수로 인해, 다이오드 구조형 수직 JFED 주변에 실질적으로 평면이 된다. 이러한 평면 전계 효과는 역방향 항복 전압 용량을 증가시킨다. 역방향 항복 전압을 보다 증가시키기 위해, 스크라이브선(91) 근처의 장치 구획에서와 같이, 전계 구획 포인트 근처에 최소량의 굴곡을 가지며, pn 접합에서 적은 밀집(crowding)을 갖도록 전계선을 일직선 및 병렬로 유지하는 것이 바람직하다.
앞의 설명의 임의의 예들에서, 일부 대안적인 물질 및 방법이 제시되었다. 그러나, 특정 대안 물질 및 공정의 확인은, 그 제조 공정 또는 결과로서 생성되는 다이오드 장치에서의 단계들 또는 다른 단계들에 대한 다른 물질 및 공정들이 본 발명의 사용으로부터 배제된다는 것을 의미하는 것은 아니라는 것을 알아야 한다. 그와는 달리, 여기에 기재된 것과 다른 단계 및 물질들이 이 기술분야에서 통상의 지식을 가진 자에게는 명백할 것이다. 따라서, 본 발명이 특정한 바람직한 실시예에 대해 기재되었지만, 이 기술분야에서 통상의 지식을 가진 자에게는, 본 발명에 따른 다이오드 및 이의 제조 방법은, 본 발명의 사상 및 범위에서 벗어나지 않는 한, 변경될 수 있다는 것이 이해될 것이다.

Claims (39)

  1. 다이오드 구조내에 기둥형 수직 접합 전계 효과 장치(cylindrical vertical JFED)를 포함하는 다이오드에 있어서,
    상기 기둥형 수직 JFED는,
    기둥 측면 및 기둥 상부면을 가진 기둥형 받침대(cylindrical pedestal)를 포함한 상부면 및 바닥면을 가진 제1 도전형 기판;
    상기 기둥형 받침대의 중심선 주변의 상기 기둥형 받침대의 기저에서의 제2 도전형의 링 형태 확산 영역; 및
    상기 링 형태 확산 영역 및 상기 기둥 상부면을 함께 연결하는 상기 기둥형 받침대의 상부면상의 제1 도전층을 포함하는
    다이오드.
  2. 제1항에 있어서,
    상기 기판은 n형 실리콘이고, 상기 바닥면은 상기 다이오드의 음극(cathode)을 형성하며,
    상기 링 형태 확산 영역은 p형 확산이고, 상기 제1 도전층은 상기 다이오드의 양극(anode)인
    다이오드.
  3. 제1항에 있어서,
    상기 기판은 p형 실리콘이고, 상기 바닥면은 상기 다이오드의 양극을 형성하며,
    상기 링 형태 확산 영역은 n형 확산이고, 상기 제1 도전층은 상기 다이오드의 음극인
    다이오드.
  4. 제1항에 있어서,
    상기 링 형태 확산 영역은 상기 기판내의 채널 주변에 게이트를 형성하는
    다이오드.
  5. 제4항에 있어서,
    상기 게이트는 상기 채널 주변의 기둥형 게이트인
    다이오드.
  6. 제5항에 있어서,
    상기 기둥 상부면은 상기 기둥형 수직 JFED의 소스/드레인이고,
    상기 기둥형 게이트는, 상기 다이오드 구조를 제공하기 위해, 상기 소스/드레인에 연결되는
    다이오드.
  7. 제1항에 있어서,
    상기 제1 도전층은 금속인
    다이오드.
  8. 제1항에 있어서,
    상기 제1 도전층은 상기 다이오드의 제1 단자를 형성하고,
    상기 기둥형 수직 JFED는,
    상기 기판의 바닥면에 연결되는 제2 도전층 - 상기 제2 도전층은 상기 다이오드의 제2 단자를 형성함 - 을 더 포함하는
    다이오드.
  9. 양극 단자와 음극 단자 사이에 단방향의 전기적 밸브를 제공하는 다이오드 장치에 있어서,
    상기 양극 단자에 병렬로 함께 연결되는 양극들, 및 상기 음극 단자에 병렬로 함께 연결되는 음극들을 가진 하나 또는 그 이상의 다이오드 액티브 영역; 및
    각각의 다이오드 액티브 영역을 경계짓기 위해, 상기 하나 또는 그 이상의 다이오드 액티브 영역 각각의 주변에 장치 구획(termination)
    을 포함하고,
    여기서, 상기 각각의 다이오드 액티브 영역은 다수의 다이오드 접속형 수직 기둥형 JFED를 포함하고,
    각각의 다이오드 접속형 수직 기둥형 JFED는,
    상부면 및 바닥면을 가지며, 상기 상부면으로부터 확장되는 기둥형 받침대를 갖는 기판;
    상기 기판의 상부면과 바닥면 사이에 기둥형 기판 채널을 형성하는 상기 기둥형 받침대의 기저에서의 상기 기판내의 확산 링; 및
    상기 기둥형 받침대와 상기 확산 링을 함께 연결하는 도전층을 포함하는
    다이오드 장치.
  10. 제9항에 있어서,
    상기 기판은 n형 실리콘이고, 상기 바닥면은 상기 다이오드 장치의 음극을 형성하며,
    상기 확산 링은 p형 확산이고, 상기 도전층은 상기 다이오드의 양극인
    다이오드 장치.
  11. 제9항에 있어서,
    상기 기판은 p형 실리콘이고, 상기 바닥면은 상기 다이오드 장치의 양극을 형성하며,
    상기 확산 링은 n형 확산이고, 상기 도전층은 상기 다이오드의 음극인
    다이오드 장치.
  12. 제1 단자 및 제2 단자를 가진 다이오드 장치를 제조하는 방법에 있어서,
    기판을 제공하고, 상기 기판의 상부면의 밖에 다수의 기둥형 기판 받침대를 형성하는 단계;
    상기 기둥형 기판 받침대의 기저 및 중심선 주변에 확산 링을 형성하는 단계; 및
    상기 기둥형 기판 받침대와 상기 확산 링을 함께 접속시키기 위해, 상기 기판의 상부면에 금속층을 형성하는 단계
    를 포함하는 다이오드 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 기판의 상부면밖에 다수의 기둥형 기판 받침대를 형성하는 단계는, 다수의 기둥형 구조 받침대 주변의 기판쪽으로 다수의 트렌치를 에칭하는 단계를 포함하는
    다이오드 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 다수의 기둥형 구조 받침대는, 폴리실리콘층을 증착하고 상기 다수의 기둥형 구조 받침대를 남겨둔 부분들을 에칭함으로써, 상기 기판의 상부면상의 얇은 산화막에 형성되는
    다이오드 장치의 제조 방법.
  15. 제12항에 있어서,
    상기 확산 링은, 상기 기둥형 기판 받침대의 중심선내의 기둥형 기판 채널을 둘러싸는
    다이오드 장치의 제조 방법.
  16. 제12항에 있어서,
    상기 확산 링은, 상기 기둥형 기판 받침대의 기저에서 상기 기판의 상부면으로 도펀트를 임플란팅함으로써 형성되는
    다이오드 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 확산 링은, 산란(scattering) 및 활성화를 위한 고속 열 처리(rapid thermal processing)로 인해 수평으로 확산되는
    다이오드 장치의 제조 방법.
  18. 제12항에 있어서,
    상기 확산 링은, 상기 기둥형 기판 받침대의 기저에서 상기 기판의 상부면으로 도펀트를 확산함으로써 형성되는
    다이오드 장치의 제조 방법.
  19. 제12항에 있어서,
    상기 기판의 상부면은 소스/드레인이고, 상기 확산 링은 게이트이고, 상기 기판의 바닥면은 다수의 다이오드 구조형 수직 기둥형 JFED의 드레인/소스인
    다이오드 장치의 제조 방법.
  20. 제12항에 있어서,
    상기 기판은 n형 실리콘이고, 상기 확산 링은 p형 도펀트에 의해 형성된 p형 확산 링인
    다이오드 장치의 제조 방법.
  21. 제20항에 있어서,
    상기 실리콘 기판의 바닥면은 음극이고, 상기 금속층은 상기 다이오드 장치의 양극인
    다이오드 장치의 제조 방법.
  22. 제12항에 있어서,
    상기 기판은 p형 실리콘이고, 상기 확산 링은 n형 도펀트에 의해 형성된 n형 확산 링인
    다이오드 장치의 제조 방법.
  23. 제22항에 있어서,
    상기 기판의 바닥면은 양극이고, 상기 금속층은 상기 다이오드 장치의 음극인
    다이오드 장치의 제조 방법.
  24. 집적 회로내에 제1 단자 및 제2 단자를 가진 다이오드 장치를 제조하는 방법에 있어서,
    상기 집적 회로의 기판에 터브(tub)를 형성하는 단계;
    상기 터브의 상부면밖에 다수의 기둥형 받침대를 형성하는 단계;
    상기 기둥형 받침대의 기저 및 중심선 주변에 확산 링을 형성하는 단계; 및
    상기 기둥형 받침대와 상기 확산 링을 함께 접속시키기 위해, 상기 제1 단자로서 제1 금속 커넥션을 형성하는 단계
    를 포함하는 다이오드 장치의 제조 방법.
  25. 제24항에 있어서,
    상기 상부면상의 상기 터브의 바닥 부분에 접속시키기 위해, 상기 제2 단자로서 제2 금속 커넥션을 형성하는 단계
    를 더 포함하는 다이오드 장치의 제조 방법.
  26. 제24항에 있어서,
    상기 터브의 상부면밖에 다수의 기둥형 받침대를 형성하는 단계는, 다수의 기둥형 구조 받침대 주변의 상기 터브쪽으로 다수의 트렌치를 에칭하는 단계를 포함하는
    다이오드 장치의 제조 방법.
  27. 제24항에 있어서,
    상기 다수의 기둥형 구조 받침대는, 폴리실리콘층을 증착하고 상기 다수의 기둥형 구조 받침대를 남겨둔 부분들을 에칭함으로써, 상기 터브의 상부면상의 얇은 산화막에 형성되는
    다이오드 장치의 제조 방법.
  28. 제24항에 있어서,
    상기 확산 링은, 상기 기둥형 받침대의 중심선내의 기둥형 채널을 둘러싸는
    다이오드 장치의 제조 방법.
  29. 제24항에 있어서,
    상기 확산 링은, 상기 기둥형 받침대의 기저에서 상기 터브의 상부면으로 도펀트를 임플란팅함으로써 형성되는
    다이오드 장치의 제조 방법.
  30. 제29항에 있어서,
    상기 확산 링은, 산란 및 활성화를 위한 고속 열 처리로 인해 수평으로 확산되는
    다이오드 장치의 제조 방법.
  31. 제24항에 있어서,
    상기 확산 링은, 상기 기둥형 받침대의 기저에서 상기 터브의 상부면으로 도펀트를 확산함으로써 형성되는
    다이오드 장치의 제조 방법.
  32. 다이오드 구조내에 기둥형 수직 JFED를 포함하는 집적 회로 기판내의 다이오드에 있어서,
    상기 기둥형 수직 JFED는,
    기둥 측면 및 기둥 상부면을 가진 기둥형 받침대를 포함한 상부면 및 바닥면을 가진 제1 도전형 터브;
    상기 기둥형 받침대의 중심선 주변에 상기 기둥형 받침대의 기저에서의 제2 도전형의 링 형태 확산 영역; 및
    상기 링 형태 확산 영역과 상기 기둥 상부면을 함께 연결하는 상기 기둥형 받침대의 상부면상의 제1 커넥션을 포함하는
    다이오드.
  33. 제32항에 있어서,
    상기 기둥형 수직 JFED는,
    그 상부면에서 상기 터브의 바닥면에 연결되는 제2 커넥션을 더 포함하는
    다이오드.
  34. 제33항에 있어서,
    상기 터브는 n형 실리콘이고, 상기 제2 커넥션은 상기 다이오드의 음극을 형성하며,
    상기 링 형태 확산 영역은 p형 확산이고, 상기 제1 커넥션은 상기 다이오드의 양극인
    다이오드.
  35. 제33항에 있어서,
    상기 터브는 p형 실리콘이고, 상기 제2 커넥션은 상기 다이오드의 양극을 형성하며,
    상기 링 형태 확산 영역은 n형 확산이고, 상기 제1 커넥션은 상기 다이오드의 음극인
    다이오드.
  36. 제32항에 있어서,
    상기 링 형태 확산 영역은 상기 터브내의 채널 주변에 게이트를 형성하는
    다이오드.
  37. 제36항에 있어서,
    상기 게이트는 상기 채널 주변의 기둥형 게이트인
    다이오드.
  38. 제37항에 있어서,
    상기 기둥 상부면은 상기 기둥형 수직 JFED의 소스/드레인이고,
    상기 기둥형 게이트는, 상기 다이오드 구조를 제공하기 위해, 상기 소스/드레인에 연결되는
    다이오드.
  39. 제32항에 있어서,
    상기 제1 커넥션은 금속인
    다이오드.
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