KR100453264B1 - 낮은 순방향 전도 전압강하와 낮은 역방향 전류 누설을 갖는반도체 다이오드 - Google Patents

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Abstract

개별 디바이스에 대한 것 뿐만 아니라 집적회로에서 사용하기에 적합한 높은 전압 능력과 낮은 순방향 전압 전도 강하, 낮은 역방향 누설 전류를 갖는 반도체 다이오드. 반도체 다이오드는 매우 짧은 채널, 얕은 드레인 영역과 길이방향으로 완만한 접합을 제공하는 프로세스에 의해 공통 게이트와 드레인을 갖는 전계 효과 디바이스로서 제작된다. 특별히 위치되고, 에지 전계 산화물(34)이 테이퍼된 게이트/드레인의 연장은 디바이스의 항복 전압을 최대화한다. 바람직한 제조 기술은 임의의 중요한 마스크 정렬의 요구 없이 모두 네개의 마스킹 단계를 사용한다. 다양한 실시예가 개시된다.

Description

낮은 순방향 전도 전압강하와 낮은 역방향 전류 누설을 갖는 반도체 다이오드{SEMICONDUCTOR DIODES HAVING LOW FORWARD CONDUCTION VOLTAGE DROP AND LOW REVERSE CURRENT LEAKAGE}
다양한 종류의 반도체 디바이스는 종래 기술에 공지되어 있다. 본 발명은 반도체 다이오드의 제조 방법과 그렇게 제조된 다이오드에 관한 것이지만, 또한 직접적으로 트랜지스터의 제조에 적용할 수 있다. 여기에서는 다이오드를 강조하기 때문에, 다이오드에 관한 종래 기술만이 논의될 것이다.
반도체 다이오드는 다양한 목적으로 전자 회로에 폭넓게 사용된다. 그러한 반도체 다이오드의 제 1 목적은 순방향 전압 바이어스에 응답하여 순방향으로 전류가 전도하게 하고, 역방향 전압 바이어스에 응답하여 역방향으로의 전류 전도를 차단하는 것이다. 이러한 정류기능은 많은 다른 전자 회로에서 뿐만아니라 다양한 종류의 전원 공급기와 같은 그러한 회로에서 폭넓게 사용된다.
전형적인 반도체 다이오드에서, 순방향으로의 전도는 순방향 전압 바이어스가 반도체 디바이스의 특정한 타입에 대한 특성값에 도달할때까지 누설 전류값으로 제한된다. 예로써, 실리콘 pn 접합 다이오드는 순방향 바이어스 전압이 적어도 대략 0.7 볼트일때까지 현저하게 전도하지 않는다. 많은 실리콘 쇼트키 다이오드는 쇼트키 장벽 특성때문에 0.4 볼트같은 더 낮은 전압에서 전도를 시작할 수 있다. 게르마늄 pn 접합 다이오드는 실내온도에서 대략 0.3 볼트의 순방향 전도 전압 강하를 갖는다. 그러나, 게르마늄 pn 접합 다이오드는 실리콘 집적회로 제조와 호환이 안될뿐 아니라, 심지어 온도의 민감성과 다른 원치않는 특성때문에 개별 디바이스에서도 거의 사용되지 않는다.
어떤 응용에서, 다이오드는 정류특성을 위해서가 아니라 다이오드의 특성인 순방향 전도 전압 강하를 제공하기 위해 항상 순방향으로 바이어스되도록 사용된다. 예를 들면, 집적 회로에서, 다이오드 또는 트랜지스터에 연결된 다이오드는 종종 회로내의 다른 트랜지스터의 베이스-이미터 전압과 실질적으로 동일한 순방향 전도 전압 강하를 제공하기 위해 사용된다. 본 발명의 어떤 실시예가 이러한 일반적인 종류의 회로에서 사용되는 것이 발견될 수 있지만, 그러한 사용이 제 1 의 목적은 아니다.
반도체 다이오드의 진정한 정류특성을 사용하는 회로에서, 다이오드의 순방향 전도 전압 강하는 보통 실질적으로 불리한점이다. 특정한 예를 들면, DC 대 DC 강압 변환기내에서, 변압기가 보통 사용되는데, 여기서 적당한 컨트롤러에 의해 제어된 반도체 스위치가 DC 전원에 변압기의 1차측을 주기적으로 연결하고 분리하기 위해 사용된다. 제 2 전압은 정류 특성을 위한 다이오드를 통하여 또는 다른 반도체 스위치를 통하여 변환기 출력측에 연결된다. 컨트롤러는 요구되는 출력 전압을 유지하기 위해 요구되는 대로 전원으로의 1차 연결의 주파수 또는 듀티 사이클을 변화시킨다. 반도체 스위치가 출력측에 2차측을 연결하기 위해 사용된다면, 제 2 스위치의 동작은 또한 컨트롤러에 의해 제어된다.
출력측에 2차측을 연결하기 위한 반도체 스위치의 사용은 매우 낮은 순방향 전도 전압 강하의 이점을 갖지만, 1차측에서 2차측으로의 효율적인 에너지 전송을 유지하기 위하여 변환기의 동작 온도 범위를 통하여 조심스런 제어를 요구하는 단점을 갖는다. 이러한 목적을 위한 반도체 다이오드의 사용은 2차 스위치의 제어에 대한 필요성을 제거하지만, 2차 회로에 반도체 다이오드의 순방향 전도 전압 강하를 주는 단점이 있다. 이것은 적어도 두개의 매우 실질적인 단점을 갖는다. 우선 반도체 디바이스의 순방향 전도 전압 강하는 실질적으로 변환기의 효율성을 감소시킬 수 있다. 예를 들면, 컴퓨터 시스템에 공통으로 사용되는 새로운 집적회로는 현재 3.3 볼트, 3 볼트 그리고 2.7 볼트의 전압과 같이 동작 전압이 점점 더 낮아질 것이다. 3 볼트 전원에서, 0.7 볼트 직렬 전압 강하의 부과는 변환기가 3.7 볼트 부하로 사실상 동작하고, 심지어 다른 회로의 손실이 고려되기 전에 변환기의 효율을 81%로 제한하는 것을 의미한다.
두번째로, 상기에 설명된 효율 손실은 다이오드의 전력 손실을 나타내어 다이오드의 가열을 야기한다. 이것은 집적회로 변환기의 전력 변환 능력을 제한하고, 많은 응용에서 충분한 크기의 개별 다이오드의 사용을 요구하여 전체 회로의 크기와 비용을 증가시킨다.
또 다른 일반적으로 사용되는 AC-DC 변환용 회로는 AC 전원에 의해 구동되는 1차 권선을 갖는 변압기의 2차 권선에 일반적으로 연결된 전파 브리지 정류회로이다. 여기에서 2개의 다이오드 전압 강하가 피크 DC 출력에 부여되어서, 종래 다이오드를 사용하는 회로를 특별히 비효율적이게 하고, 제공될 DC 전력에 따라 대규모 개별 디바이스와 열 방산 구조등을 통해 방산될 필요가 있는 회로의 열 발생을 증가시킨다.
따라서, 다이오드에 때때로 순방향과 역방향 바이어스 전압이 인가될 회로의 정류 소자로서 사용되는 낮은 순방향 전도 전압 강하를 갖는 반도체 다이오드를 갖는 것은 상당히 유리하다. 그러한 다이오드가 개별 형태에서 많은 응용을 발견할 수 있으나, 그러한 다이오드가 상당히 더 큰 집적회로의 일부분으로서 집적회로 형태로 구현될 수 있도록 집적회로 제조 기술과 호환된다면 더욱 바람직하다. 더욱이, 역방향 전류 누설이 항상 바람직하지 않고 정상적으로 부가적인 순방향 전도 전류에 의해 만들어짐에 틀림없어서 회로의 효율을 감소시키고, 게다가 역방향 전류 누설은 몇몇 회로에 또 다른 실질적인 해로운 영향을 더 미칠수 있다. 따라서 그러한 반도체 다이오드가 낮은 역방향 바이어스 누설 전류를 더 갖는 것은 또한 바람직하다.
발명의 개요
개별 디바이스를 위할 뿐만 아니라 집적회로에서 사용하기에 적합한 낮은 순방향 전압 전도 강하, 낮은 역방향 누설 전류 및 높은 전압 능력을 갖는 반도체 다이오드가 개시된다. 반도체 다이오드는 매우 짧은 채널, 얕은 드레인 영역과 길이방향으로 완만한 접합을 제공하는 프로세스에 의해 공통 게이트와 드레인을 갖는 전계 효과 디바이스로서 제작된다. 특별히 위치되고 테이퍼된 에지 전계 산화물 위의 게이트/드레인의 연장은 디바이스의 항복 전압을 최대화한다. 바람직한 제조 기술은 어떤 중요한 마스크 정렬의 필요 없이 모두 네개의 마스킹 단계를 사용한다. 다양한 실시예가 개시된다.
본 발명은 반도체 디바이스와 반도체 디바이스 제조 방법의 분야에 관한 것이다.
도 1은 본 발명이 사용될 수 있는 전파 브리지 정류기를 사용하는 공지된 AC-DC 변환기에 대한 회로도,
도 2A와 2B는 본 발명에 따라 전계 효과 디바이스에 연결된 n 채널과 p 채널을 도식적으로 도시한, 전계 효과 디바이스에 연결된 다이오드를 도시하는 도면,
도 3A 내지 3V는 본 발명의 바람직한 실시예를 제조하는 예시적 프로세스의 단계를 도시하는 도면,
도 3W와 3X는 본 발명을 제조하는 대체 프로세스의 단계를 도시하는 도면,
도 4는 본 발명의 바람직한 실시예에 80볼트의 역방향 바이어스가 인가될 때 pn 접합의 양쪽 측면상에 그리고 산화물내의 전계 라인의 컴퓨터 시뮬레이션의 재생을 도시한 도면, 및
도 5A 내지 5C는 본 발명의 제조의 또 다른 예시적인 대체 방법을 도시하는 도면.
우선 도 1을 언급하면, 본 발명이 사용될 수 있는 전파 브리지 정류기를 사용하는 공지된 AC-DC 변환기에 대한 회로도를 볼 수 있다. 이러한 회로에서, 변압기(20)는 1차측 및 2차측 회로 사이에 DC 아이솔레이션을 제공하기 위해 사용되고 종종 AC 전압의 승압 또는 강압을 다이오드(D1, D2, D3, 및 D4)를 포함하는 전파 브리지로 제공하기 위해 사용된다. 2차측 리드(22)가 2차측 리드(24)에 비하여 충분히 양일때, 다이오드(D2)는 커패시터(28)를 충전 또는 더 충전하고 로드(30)에 전류를 제공하기 위하여 저항(26)을 통하여 도전하고, 전류는 다이오드(D3)를 통하여 리드(24)로 되돌아간다. 유사하게, AC 입력 전압의 다른 반 사이클동안, 2차측 리드(24)상의 전압이 제 2 리드(22)에 비하여 충분히 양일때, 다이오드(D4)는 커패시터(28)를 충전하고 로드(30)에 전류를 제공하도록 저항(26)을 통하여 전류를 제공하기 위해 도전하고, 커패시터와 로드 전류는 다이오드(D1)를 통하여 2차측 리드(22)로 되돌아 간다. 따라서 전류가 다이오드(D1 내지 D4)의 전파 브리지로부터 브리지의 출력부로 공급될 때마다, 2개의 다이오드 전압 강하가 상기 출력부와 직렬로 인가되는 것으로 보여질 수 있다. 더욱이, 변압기(20) 2차측의 전압이 두 개의 다이오드 전압 강하에 의한 커패시터(28)의 전압을 초과할 때만 임의의 다이오드쌍이 도전하기 때문에, 전류가 부분적인 시간동안만, 즉 변압기의 2차 전압이 양 또는 음의 피크에서 또는 근처일 때만, 브리지의 출력부에 공급되는 것이 분명하다.
도 1의 회로는 단지 본 발명이 사용되도록 의도된 예시적인 회로 유형뿐이다. 이러한 회로는 다이오드에 두 다이오드 양단의 양(순방향)과 음(역방향)의 차동 전압이 인가될 회로로서 그리고 다이오드의 기능이 DC를 제공하거나 또는 정류된 전류 출력을 제공하기 위한 정류기능인 회로로서 특징지어질 수 있다. 이것은 다이오드의 요구되는 기능이, 또한 사용될 때 다이오드에 음의 차동 전압이 인가되든 안되든간에, 전류를 전도할 때 다이오드의 순방향 전도 전압 강하 특성에 응답하는 전압 기준을 제공하는 응용과는 구별된다. 이러한 회로는 또한 다이오드 또는 다이오드들에 다이오드 연결 양단의 양과 음의 차동 전압이 인가될 회로로서, 다이오드 또는 다이오드들의 기능이 충분한 전력 레벨의 DC 또는 정류 전류 출력을 하나 이상의 다이오드에 연결된 하나 이상의 회로에 전원을 공급하기 위한 전력 정류 기능인 회로로서 특징지어 질 수 있다. 이것은 다이오드의 요구되는 기능이 DC 또는 다이오드의 정류된 전류 출력에 의해 전원이 공급되지 않는 후속 회로에서 사용되거나 처리되는 단일 레벨 전류 출력을 제공하는 응용과는 구별된다.
도 1에 도시된 유형의 많은 회로에서, 선형 전압 조정기는 평활 커패시터(28)에 부가하여 출력에 사용될 수 있다. 더욱이, 실질적으로 흥미있는 모든 응용에서 변압기가 전력 손실을 소멸하기 위해 충분한 크기의 개별적인 실제 구성소자로 될 것이기 때문에 전류 제한 저항으로 동작하는 저항(26)은 변압기의 2차측 저항을 위하여 개별 회로 구성소자로서 제거될 수 있다. 이러한 다이오드에서의 전력 손실은 바람직한 회로 기능을 제공하기 보다는 오히려 원치않는 전력 손실과 열을 발생하며, 개별 형태든 집적 회로 형태이든간에 더 큰 다이오드의 사용을 요구하고 사실상 이러한 여분의 전력 출력, 예를 들면, 부하에 의해 요구되는 전력과 다이오드에 의해 손실되는 전력을 제공하기 위해 요구되는 변압기의 크기를 사실상 증가시키기 때문에, 다이오드(D1 내지 D4)는 그 자체로 본 발명에서 상당히 중요하다. 본 발명은 낮은 다이오드 순방향 전도 전압 강하, 낮은 역방향 전류 누설, 및 그러한 회로 및 사용되는 다이오드에 사실상 순방향과 역방향 바이어스가 인가되는 다른 회로에서 우선적으로 사용하기 위한 높은 전압 능력을 갖는 다이오드 그리고/또는 다이오드 기능의 구현이 목적이다. 이것은 각각 전계 효과 디바이스에 연결된 n 채널과 p 채널로서 도 2A와 2B에 도식적으로 도시된, 전계 효과 디바이스에 연결된 다이오드의 사용을 통하여 본 발명에서 이루어질 수 있다. 본 발명의 바람직한 실시예에 따라, 그러한 디바이스는 공통 게이트와 드레인 연결의 사용을 통하여, 전형적으로 기판상의 공통 전도층, 그리고 더 바람직하게는 결과적인 디바이스의 전기적 특성을 향상시키는 하나 이상의 제조 기술을 통하여 제조될 수 있다.
본 발명의 바람직한 실시예를 제조하는 프로세스는 도 3A 내지 3V와 관계하여 여기에서 설명된다. 도 3A는 기술에서 잘 알려진대로, 분명히 많은 그러한 칩이 단일 실리콘 웨이퍼상에 제조됨에도 불구하고 도 3A와 다음의 몇가지 도면에서 칩 크기 기판으로 취급되는 실리콘 기판(32)을 도시한다. 설명되는 특정한 실시예에서, 기판은 n 타입 기판이다. 제 1 단계는 도 3B에 도시되는 바와 같이 두꺼운 실리콘 산화물층(34)를 성장시키는 것이다. 다음에, 도 3C에 도시되는 바와 같이, 얇은 산화물층(36)이 증착되고, 포토레지스트층(40)이 놓여지며, 윈도우는 궁극적인 회로가 형성될 포토레지스트층내에 형성된다. 다음에 습식 에칭을 사용하면(도 3d), 얇고 두꺼운 산화물 영역 모두 에칭될 것이다. 그러나, 증착된 영역인 얇은 산화물 영역은 두꺼운 산화물 영역보다 훨씬 더 빠르게 에칭되어 에천트(etchant)로 하여금 테이퍼된 측벽(44)을 갖는 두꺼운 산화물을 통하여 개구(42)를 형성하도록 포토레지스트(40)를 언더컷하게 할 것이다. 바람직하게, 테이퍼된 측벽은 5 대 1에서 10 대 1 과 비슷한 애스팩트비를 갖는다. 그 후에, 도 3E에 도시되는 바와 같이, 포토레지스트는 제거되고, 원한다면, 얇은 산화물층 또한 제거될 수 있다. 이것은 회로 영역을 형성하기 위해 두꺼운 산화물(34)을 통하여 개구 또는 윈도우(42)를 갖는 칩 영역(도 3F)을 형성하고, 물론 도 3F에 도시된 칩 영역은 실리콘 웨이퍼 상에 여러 번 복제된다.
도 3G에서, 얇은 산화물층(48)은 두꺼운 산화물의 윈도우에 의해 형성된 기판 영역에 걸쳐 성장된다. 이러한 층은 게이트 산화물이되고, 바람직하게 대략 250 옹스트롬의 두께를 갖는다. 다음에 도 3H에 도시되는 바와 같이, 예를 들면 비소층과 같은 얇은 n 타입층(46)은 두꺼운 산화물의 윈도우에 의해 형성된 기판 영역의 전체에 걸쳐 게이트 산화물층(48)을 통해 주입된다. 바람직하게 이러한 층은 기판에서 깊이가 단지 대략 200 옹스트롬이고, 차폐효과 때문에 인근의 테이퍼된 두꺼운 산화물의 더 낮은(얇은) 에지를 제거한다. (이것은 또한 도 3G와 비교하여 확장된 스케일을 취한 도 3T에서 볼 수 있다.) 다음에, 도 3I에 도시되는 바와 같이, 질화물층(50)과 폴리실리콘층(52)이 그 위에 놓여진다. 질화물층(50)과 폴리실리콘층(52)은 일반적으로 도 3J의 숫자 54로 지시된 복수의 페디스털을 형성하도록 형상화된다. 이러한 페디스털은 적합한 모양, 예를 들면, 원, 육각형, 직사각형 또는 정사각형일 수 있다. 설명되는 실시예에서, 페디스털은 대략 1 미크론 정사각형이고 2차원 어레이로 정렬되며, 전형적인 회로는 페디스털같이 1.2 미크론 정도를 가질 수 있다. 그러나, 대체 실시예는 대략 1 미크론 폭의 직사각형 페디스털을 사용할 수 있지만, 수 미크론의 길이를 가져 회로의 일차원을 가로지르는 페디스털의 수는 회로의 2차원을 가로지르는 페디스털의 수보다 상당히 적다. 임의의 경우에, 페디스털은 포토레지스트층을 놓고 같은 것을 형상화하고, 다음에 플라즈마 에칭을 함으로써 형성되어, 페디스털은 전형적으로 습식 에칭에 의해 제공되는 다소 테이퍼된 측벽과 대비하여 실질적으로 곧은(수직) 측벽을 가질 것이다.
대안으로, 페디스털은 예를 들면 폴리실리콘층보다는 오히려 질화물, 산화물, 질화물 샌드위치층을 증착하는 것과 같은 다른 재료로 제조될 수 있다. 페디스털은 완전히 비전도일 수 있거나, 또는 대안으로, 페디스털이 전도층을 갖는다면 그아래의 기판으로부터 절연되어야 한다. 따라서 본 실시예의 페디스털 아래의 얇은 산화층은 페디스털 사이의 영역을 거쳐 확장한 동일한 층의 얇은 산화물로부터 분리하여 개별적으로 페디스털 자체의 일부분으로 생각될 수 있다. 예를 들면, 등가 구조는 먼저 적어도 그 첫번째가 산화물 또는 질화물과 같은 유전체(전기적 절연체)인, 기판상에 하나이상의 층을 형성함으로써 우선 페디스털을 형성한 후에 페디스털사이에 기판을 노출하면서 실질적으로 수직인 벽 페디스털을 형성하도록 설명된 대로 층 또는 층들을 에칭함으로써 제조될 수 있다. 다음에 얇은 산화물층이 페디스털사이의 영역에서 성장될 수 있다.
다음에, 도 3K에 도시되는 바와 같이, 폴리실리콘 또는 산화물과 같은 재료의 얇은 층(55)이 바람직하게 대략 1000 옹스트롬 두께로 증착된다. 이것은 증착된 층이기 때문에, 층은 수평이든 수직이든지간에 대략 모든 표면상에 동일하게 빌드 업될 것이다. 그러나 다음의 플라즈마 에칭에서, 상기 층은 실질적으로 동일하게 제거되지만, 수직방향만은 남아있게 될 것이다. 따라서, 도 3N에 도시되는 바와 같이, 1000 옹스트롬의 후속 플라즈마 에칭은 수평방향의 층은 제거하지만 각각 대략 1000 옹스트롬 두께인 페디스털 측면상의 영역(55)은 남게된다.
도 3L에 도시되는 다음 단계는 얇은 산화물(48)을 통하여 도 3G의 n 영역(46)을 p영역으로 변경하지 않고 p+ 영역을 즉시 그 아래에 위치시키도록 실리콘 기판(32)에 충분히 깊게 p+ 영역(56)을 주입한다. 전형적으로 이 p+ 영역은 붕소의 주입에 의해 형성된 바람직한 실시예에서 2000 옹스트롬 두께와 유사하게 될 것이다. 이러한 (이온 주입의 에너지로 반영된)두께 때문에, 테이퍼된 두꺼운 산화물 영역아래의 영역의 일부분(도 3T를 참조)은 주입되어 p+가 주입된 영역과 n 타입 기판사이에 길이방향으로 경사가 완만한 접합을 형성할 것이다. 이러한 경사가 완만한 접합은 전형적으로 테이퍼보다 이분의 일 높은 정도로 테이퍼된 두꺼운 산화물(44) 아래의 기판 표면에 이미 얕은 접합으로부터 결과적인 pn 접합의 완만한 커브로 특징지어진다.
주입후에, 얇은 영역(55)은 에칭으로 제거된다. 얇은 영역(55)을 최선으로 제거하기 위하여, 선택적 에칭이 페디스털에 영향을 미치지 않고 얇은 영역(55)의 모든 트레이스를 제거하기 위해 사용될 수 있도록 페디스털이 사용되었던 것과는 영역(55)에 대해 상이한 재료를 사용하는 것이 편리하다.
다음에, 도 3M에 도시되는 바와 같이, 폴리실리콘층(58)이 이번에는 바람직하게 대략 0.5미크론 두께로 증착된다. 다시, 이것은 증착된 층이기 때문에, 폴리실리콘은 수평이든 수직이든간에 모든 표면에 대략 동일하게 빌드 업될 것이다. 그러나 다음의 플라즈마 에칭에서, 폴리실리콘은 단지 수직방향은 제외하고 실질적으로 균일하게 제거될 것이다. 따라서, 0.5미크론의 다음의 플라즈마 에칭은 도 3n에 도시된 바와 같이 페디스털의 측면상에 폴리실리콘 영역(58)을 남겨두고 수평표면으로부터 폴리실리콘을 제거할 것이다.
다시 대안으로 다른 재료는 폴리실리콘(규화물은 일반적으로 더 얇아지고 정상적으로 요구되는 두께를 얻기 위해 폴리실리콘 또는 산화물 같은 적당한 스페이서 재료를 요구한다) 대신에, 예를 들어 대략 250 옹스트롬 두께의 규화물층 위에 대략 250옹스트롬 두께의 산화물을 놓는 것과 같은 단계에 의해 사용될 수 있다.
이번 제조단계에서, 회로는 일반적으로 도 3O의 도식적 표현으로 도시되는 바와 같이 나타난다. 전술된 바와 같이, 예시적 실시예에서, 정사각형 페디스털은 테이퍼된 두꺼운 산화물의 윈도우(도 3E 참조)내에 실질적으로 정사각형인 많은 페디스털의 2차원 어레이가 있도록 사용된다. 앞서 언급했듯이, 대안으로 페디스털은 현재의 바람직한 실시예에서 더 작은(또는 양쪽 모든) 차원에서 대략 1 미크론인, 또 다른 차원에서 작게 됨에도 불구하고 일차원의 실질적인 길이를 가질 수 있다.
도 3P에 도시된 다음의 제조단계는 페디스털에 의해 마스킹된 것을 제외한 모든 얇은 산화막을 에칭하여 제거하는 것이다. 이 에칭의 부분으로서 또는 개별 에칭으로서, 두꺼운 산화물(34)은 실리콘 기판(도 3U)의 표면에서 테이퍼된 영역(44)의 끝(도 3T)을 pn 접합으로 대략 반 정도 뒤로 이동시키기 위해 제어 에칭을 받는다. 또한, 포토레지스트 마스크를 사용하여, 붕소는 도 3Q에 도시되는 바와 같이 그 아래의 p+ 영역으로 전기적으로 접촉할 수 있도록 n 타입 영역(46)의 대응하는 부분을 p+ 영역(56)으로 변경하기 위해 회로의 전체 영역의 작은 퍼센트로 주입된다. 제한된 면적에서 전기적으로 p+ 영역에 연결하는 목적은 p+ 영역의 전압을 결정하기 위한 기회를 제공하는 것이고, 그렇지 않다면 p+ 영역은 부동 영역이 될 것이다. p+ 영역과 주위의 n 영역사이의 pn 접합은 항상 다시 바이어스될 것이기 때문에, p+ 영역(56)은 전류 운반 영역이 아니고, 따라서 이러한 접점의 지역은 대부분의 회로에 걸쳐 n 영역(46)으로 만들어질 접점 영역과 비교하여 의도적으로 작게 유지될 수 있다. 이러한 논의에서, 도 3P와 같은 도면이 페디스털에 의해 서로로부터 분리된 p+ 영역(56)을 보여주는 동안, p+ 영역은 도 3O에 의해 제안되는 것과 같이 페디스털사이에 상호접속되어, p+ 영역(56)이 각 페디스털에서 하나인 개구의 어레이를 갖는 관통된 단일 영역이라는 것을 주목해야 한다.
마지막으로, 하나 이상의 상호접속층(60)은 두꺼운 산화물상의 테이퍼된 영역(44)(도 3V 참조) 위 뿐만 아니라 기판상의 윈도(42)내의 회로(도 3F)상에 증착된다. 이 상호 접속층은 대부분의 회로 영역상의 n 영역(46)과 전기적으로 접촉하고(도 3R) 작은 퍼센트의 회로 영역에서, p+ 확상 영역(56)과 전기적으로 접촉한다(도 3S). 상호접속층은 단일층일 수 있고 폴리실리콘, 규화물 그리고/또는 금속층과 같은 복수의 층일수 있다. 상호접속층은 폴리실리콘 게이트 영역(58)(그리고 질화물 영역(50)과 폴리실리콘 영역(42))을 드레인 영역(46; 도 3R)과 p+ 영역(56)(도 3S)을 상호접속하면서 결과적인 다이오드의 양극을 형성한다. 소스 연결은 금속층(62)을 통하여 기판 뒤로부터 만들어 진다(도 3R 과 3S). 드레인 영역(46)과 소스 영역(64)사이의 매우 짧은 채널 영역(66)은 디바이스 제조동안 대략적으로 0.5 미크론 폭의 폴리실리콘 영역(58)에 의해 우선적으로 형성된다.
도판트의 적당한 선택과 농도, 그리고 다른 물질 및 디바이스의 차원에 의해, 채널 영역은 제로 순방향 바이어스에서 단지 도전되고 있도록 만들어질 수 있다. 그러한 경우에, 시뮬레이션은 접점층(62)에 비하여 십분의 이의 전압보다 적은 양전압을 접점층(60)에 인가함으로써 디바이스를 순방향으로 바이어싱하는 것이 적어도 역방향 바이어스 누설 전류보다 더 큰 크기의 2 차의 순방향 전류를 제공할 것을 보여주었다. 시뮬레이션은 또한 십분의 삼의 볼트와 비슷한 순방향 바이어스 전압이 적어도 역방향 바이어스 누설 전류보다 더 큰 크기의 3차수의 순방향 전류 흐름을 제공하는 것을 보여준다. 따라서, 전원등과 같은 곳의 진정한 정류 응용에서, 본 발명은 명백히 전력 소모와 디바이스를 정류하는데 발생하는 열을 감소시키고, 결과적인 회로의 전체 효율성을 더 크게 향상시킨다.
결과적인 다이오드의 역방향 바이어스 항복 전압에 관하여는, 역방향 바이어스 전압은 p+ 영역(56)과 n 타입 기판(32)사이에 나타난다(도 3V 참조). 여기에 앞서 설명되었던 길이방향으로 경사가 완만한 접합 제조 기술로부터 이루어진, p+ 영역(56)의 에지와 인접한 p+ 영역(56)의 얕은(shallow) 굴곡은 그 지역에서 전계 라인의 집중을 피한다. 이와 마찬가지로, 사실상 두꺼운 산화물(34)의 테이퍼된 영역(44) 상의 상부 상호접속층(60)의 확장은 기판을 벗어나 실리콘 산화물로 집중없이 등전위 라인이 계속되는 경향이 있다. 이것은 디바이스에 80볼트의 역방향 바이어스가 인가될 때 pn 접합과 산화물의 양 측면상에 전계 라인의 컴퓨터 시뮬레이션을 재생한 도 4에 도시되었다. 전계 라인이 일단 실리콘 산화물에 집중되는 경향이 있는 반면에, 실리콘 산화물은 실리콘 기판보다 더 높은 항복 전압으로 특징지어진다. 그러나 기판에서, 실리콘 기판 자체의 고유한 역방향 바이어스 항복 전압에 밀접하게 근접하는 역방향 바이어스 항복 전압을 디바이스에 공급하면서 전계 라인의 집중은 거의 없다. 이러한 효과는 pn 접합이 기판의 표면과 만나는 n 타입 기판과 p+ 영역(56)사이에 형성된 pn 접합의 대략 반 정도로 두꺼운 산화물(44)의 테이퍼 끝을 후방으로 가져옴으로써 최대가 된다. 그러나 이로운 효과는 테이퍼된 영역(44; 도 3t)의 끝을 실리콘 기판(도 3U)의 표면에서 pn 접합을 뒤방향으로 이동하기 위해 두꺼운 산화물(34)의 제어 에칭을 공급하는 단계를 생략함으로써 본 발명의 완만한 접합으로 여전히 이룰수 있다는 것이다. 이것은 길이방향으로 완만한 더 좋은 접합 및 테이퍼된 두꺼운 산화물에 걸친 전계판으로의 상당한 양의 테이퍼된 간격 때문에, 공지된 다른 기술과 관련된 기판에서 전계 라인의 집중을 여전히 실질적으로 감소시킨다.
방금 설명된 디바이스의 제조에서, 일반적으로 네개의 마스크가 사용된다. 제 1 마스크는 포토레지스트(40; 도3C)를 형성하는 것인데, 이것은 사실상 테이퍼된 두꺼운 산화물에 의해 둘러싸인 기판 윈도우의 위치를 정의한다. 이러한 정렬은 물론 중요한 것은 아니다. 제 2 마스크는 페디스털 마스크이고, 윈도우내에 페디스털의 위치를 정의한다. 중심에서 떨어진 페디스털과 테이퍼된 두꺼운 산화물사이에 제공된 공간과 어떤 다른 특정한 정렬 요구의 결여 때문에, 제 1 마스크에 비하여 페디스털 마스크의 정렬 또한 중요한 것은 아니다. 제 3 마스크는 비소 주입 영역이 전기적 접점을 붕소가 주입된 p+ 영역 아래에 만들기 위해 붕소가 주입될 작은 비율의 회로 영역으로 형성되는 마스크이다. 회로상의 어디에서 이러한 것이 발생하는 지는 중요하지 않기 때문에, 이전 두 마스크의중의 하나에 관한 이러한 마스크의 위치 또한 중요한 것이 아니다. 마지막으로, 상호 접속층으로써 제공하는 시트를 정의하는 마스크는 테이퍼된 두꺼운 산화물에 걸쳐 확장된 집적 전계판층을 또한 동시에 정의한다. 여기에서 다시, 이 정렬은 또한 세개의 이전 마스크중의 어느 하나의 위치에 관하여 중요하지 않다. 따라서, 여기에 앞서 설명된 제조 기술에 관하여 어떤 중요한 마스크 정렬 요구도 없고, 따라서 일반적으로 종래 디바이스의 프로세싱에 대해 요구되는 것과 비교하여 상대적으로 비가공된 정렬이 사용될 수 있다.
전술한 설명에서, n 타입층(46; 도 3H)은 얇은 산화물층(48)이 성장된 후에 주입되었다. 대안으로서, 그 대신에 n 타입 주입은 페디스털이 형성된 후에 행해질 수 있다(도 3J). 이러한 경우에, 주입전에 페디스털 영역은 도 3W에 도시되는 바와 같이 나타나고, 주입후에 페디스털 영역은 도 3X에 도시되는 바와 같이 나타난다. 분명히 도 3J에 이어지는 도면은 대응적으로 또한 변경된다.
본 발명에 대한 제조 방법의 대안은 도 5A 내지 5C에 보여질 수 있다. 도 5A에서, 도 3P의 구조가 형성된 후에, 티타늄 질화물(TiN)층이 증착되고, 기판 영역(46)에 게이트 영역을 형성하는 측벽 영역(58)을 전기적으로 연결하는 TiN 측벽 영역을 남겨두기 위해 플라즈마 에칭된다. 다음에 추가 붕소 주입은 도 5B에 도시되는 바와 같이 기판의 표면에 p+ 영역을 확장하기 위하여 만들어 진다. 마지막으로, 도 5C에 도시되는 주석층(72)과 텅스텐 규화물층(74)과 같은 추가 전도층과 층들이 증착된다. 이 프로세스에서, TiN 측벽 영역(70)은 p+로 변경될 페디스털사이에 잔여 기판 영역을 사용하게 하여 게이트 영역(58)과 기판의 좋은 전기적 연결을 제공한다. 이것은 한개의 마스킹 단계, 즉 페디스털사이의 작은 비율의 기판영역을 p+ 영역으로 변경하기 위해 사용되는 마스킹 단계를 제거한다. 이러한 마스킹 단계가 정렬에서 중요하지 않지만, 마스킹 단계 제거는 프로세스를 간단하게 한다. 이것에 관하여 예를 들면, 페디스털 측벽 또는 상부상의 임의의 주입이 전혀 중요하지 않듯이 붕소 주입은 페디스털을 마스킹하지 않고 모든 지역을 뒤덮는다는 것을 주목하라.
전술한 설명의 어떤 예에서, 어떤 대체 물질과 방법이 설명되었다. 그러나 특정 대체 물질과 프로세스의 구별이 여전히 다른 물질과 프로세스 또는 제조 프로세스 및 결과적인 다이오드 디바이스에서의 다른 단계가 본 발명의 사용에서 제외되는 것을 의미하는 것은 아니라는 것을 주목하여야 한다. 오히려, 여기에 설정된 것과 다른 단계와 물질이 당업자에게는 분명할 것이다. 따라서, 본 발명이 어떤 바람직한 실시예에 관하여 개시되고 설명되었지만, 본 발명의 다이오드와 본 발명의 다이오드를 제조하는 방법은 본 발명의 취지와 범위를 벗어남 없이 변경될 수 있다는 것을 당업자들은 이해할 것이다.

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  12. 제1 및 제2 다이오드 접점을 갖는 다이오드에 있어서,
    제1 및 제2 표면을 가지고, 상기 제1 다이오드 접점을 형성하는 제1 전도성 타입의 반도체 기판;
    상기 기판의 제1 표면상에 있는 복수의 페디스털; 및
    상기 페디스털 사이의 기판상에 있는 제1 산화물층;을 구비하고,
    상기 페디스털은 측벽 영역을 가지고, 상기 측벽 영역 아래와 상기 기판의 제1 표면상의 제1 산화물 층 아래에 상기 기판중에 채널영역을 가지고 있고,
    상기 기판은 상기 측벽 영역의 아래 및 측벽 영역 사이에 제2 전도성 타입의 매입층을 가지고 있고, 또한,
    상기 제2 다이오드 접점을 형성하고, 상기 페디스털의 측벽 영역과 상기 측벽 영역사이의 기판을 전기적으로 접속하는 전도층; 및
    상기 기판상의 제2 산화막 층을 구비하고, 상기 제2 산화막 층은 복수의 페디스털을 가지는 상기 기판의 제1 표면 영역을 둘러싸고, 상기 복수의 페디스털에 대면하는 그 에지에서 최소한의 두께가 되도록 테이퍼되어 있고, 상기 전도층은 상기 제2 산화물층의 테이퍼된 에지를 너머 연장되는 제2 다이오드 접점을 형성하고, 상기 매입층은 상기 제1 표면으로 연장되고, 테이퍼된 산화물의 영역에서 종단되고, 상기 전도층은 페디스털 사이의 선택된 영역에서 매입층과 전기적으로 접촉되는 것을 특징으로 하는 다이오드.
  13. 제 12 항에 있어서, 상기 매입층은 길이방향으로 완만한 접합으로 특징지어진 테이퍼된 산화물을 통하여 주입된 층인 것을 특징으로 하는 다이오드.
  14. 제 13 항에 있어서, 제2 산화물층의 테이퍼는 매입층과 기판 사이의 접합쪽으로의 주입후에 후방으로 이동되어 지는 것을 특징으로 하는 다이오드.
  15. 제 12 항에 있어서, 상기 채널 영역은 상기 기판과 상이한 전기적 특성을 갖는 것을 특징으로 하는 다이오드.
  16. 제1 및 제2 다이오드 접속부를 가지는 정류회로에 있어서,
    정류된 출력을 제공하기 위해 상기 제1 및 제2 다이오드 접속부 사이의 양과 음의 차동 전압이 다이오드에 인가된 회로;
    소스, 게이트 및 드레인 영역을 갖는 다이오드로서, 상기 드레인 및 게이트 영역은 제1 다이오드 연결을 형성하는 공통 전도층에 의해 전기적으로 상호접속된 다이오드;를 구비하고, 상기 다이오드는
    제1 및 제2 표면을 가지고, 상기 다이오드 접속부중의 하나를 형성하는 제1 전도성 타입의 반도체 기판;
    상기 기판의 제1 표면상에 있는 복수의 페디스털; 및
    상기 페디스털 사이의 기판상에 있는 제1 산화물층;을 구비하고,
    상기 페디스털은 측벽 영역을 가지고, 상기 측벽 영역 아래와 상기 기판의 제1 표면상의 제1 산화물 층 아래에 상기 기판중에 채널영역을 가지고 있고,
    상기 기판은 상기 측벽 영역의 아래 및 측벽 영역 사이에 제2 전도성 타입의 매입층을 가지고 있고, 또한,
    다른 다이오드 접속부를 형성하고, 상기 페디스털의 측벽 영역과 상기 측벽 영역사이의 기판을 전기적으로 접속하는 전도층을 구비하는 것을 특징으로 하는 정류회로.
  17. 제 16 항에 있어서, 상기 기판은 제2 다이오드 접속부를 형성하는 것을 특징으로 하는 정류회로.
  18. 제 16 항에 있어서, 다이오드에 제1 과 제2 다이오드 접속부사이의 양과 음의 차동전압이 인가된 회로는 전력 레벨로 정류된 출력을 제공하기 위한 회로인 것을 특징으로 하는 정류회로.
  19. 제 16 항에 있어서, 상기 채널 영역은 기판과 상이한 전기적 특성을 갖는 것을 특징으로 하는 정류회로.
  20. 제 16 항에 있어서, 상기 기판상의 제2 산화막 층을 더 구비하고, 상기 제2 산화막 층은 복수의 페디스털을 가지는 상기 기판의 제1 표면 영역을 둘러싸고, 상기 복수의 페디스털에 대면하는 그 에지에서 최소한의 두께가 되도록 테이퍼되어 있고, 상기 전도층은 상기 제2 산화물층의 테이퍼된 에지를 너머 연장되고, 상기 매입층은 상기 제1 표면으로 연장되고, 테이퍼된 산화물의 영역에서 종단되는 것을 특징으로 하는 정류회로.
  21. 제 20 항에 있어서, 상기 전도층은 페디스털 사이의 선택된 영역에서 매입층과 전기적으로 접촉된 상태인 것을 특징으로 하는 정류회로.
  22. 제 20 항에 있어서, 상기 매입층은 길이방향으로 완만한 접합으로 특징지어진 테이퍼된 산화물을 통하여 주입된 층인 것을 특징으로 하는 정류회로.
  23. 제 22 항에 있어서, 제2 산화물층의 테이퍼는 매입층과 기판 사이의 접합쪽으로의 주입후에 후방으로 이동되어 지는 것을 특징으로 하는 정류회로.
  24. 제1 및 제2 다이오드 접속부를 가지는 정류회로에 있어서,
    정류된 출력을 제공하기 위해 상기 제1 및 제2 다이오드 접속부 사이의 양과 음의 차동 전압이 다이오드에 인가된 회로;
    소스, 게이트 및 드레인 영역을 갖는 다이오드로서, 상기 드레인 및 게이트 영역은 제1 다이오드 접속부를 형성하는 공통 전도층에 의해 전기적으로 상호접속된 다이오드;를 구비하고, 상기 다이오드는
    제1 및 제2 표면을 가지고, 상기 다이오드 접속부중의 하나를 형성하는 제1 전도성 타입의 반도체 기판;
    상기 기판의 제1 표면상에 있는 복수의 페디스털; 및
    상기 페디스털 사이의 기판상에 있는 제1 산화물층;을 구비하고,
    상기 페디스털은 측벽 영역을 가지고, 상기 측벽 영역 아래와 상기 기판의 제1 표면상의 제1 산화물 층 아래에 상기 기판중에 채널영역을 가지고 있고,
    상기 기판은 상기 측벽 영역의 아래 및 측벽 영역 사이에 제2 전도성 타입의 매입층을 가지고 있고, 또한,
    다른 다이오드 접속부를 형성하고, 상기 페디스털의 측벽 영역과 상기 측벽 영역사이의 기판을 전기적으로 접속하는 전도층; 및
    상기 기판상의 제2 산화막 층을 구비하고, 상기 제2 산화막 층은 복수의 페디스털을 가지는 상기 기판의 제1 표면 영역을 둘러싸고, 상기 복수의 페디스털에 대면하는 그 에지에서 최소한의 두께가 되도록 테이퍼되어 있고, 상기 전도층은 상기 제2 산화물층의 테이퍼된 에지를 너머 연장되고, 상기 매입층은 상기 제1 표면으로 연장되고, 테이퍼된 산화물의 영역에서 종단되고, 상기 전도층은 페디스털 사이의 선택된 영역에서 매입층과 전기적으로 접촉되는 것을 특징으로 하는 정류회로.
  25. 제 24 항에 있어서, 상기 매입층은 길이방향으로 완만한 접합으로 특징지어진 테이퍼된 산화물을 통하여 주입된 층인 것을 특징으로 하는 정류회로.
  26. 제 25 항에 있어서, 제2 산화물층의 테이퍼는 매입층과 기판 사이의 접합쪽으로의 주입후에 후방으로 이동하는 것을 특징으로 하는 정류회로.
  27. 제 24 항에 있어서, 상기 채널 영역은 기판과 상이한 전기적 특성을 갖는 것을 특징으로 하는 정류회로.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6448160B1 (en) 1999-04-01 2002-09-10 Apd Semiconductor, Inc. Method of fabricating power rectifier device to vary operating parameters and resulting device
US6420225B1 (en) 1999-04-01 2002-07-16 Apd Semiconductor, Inc. Method of fabricating power rectifier device
US6624030B2 (en) 2000-12-19 2003-09-23 Advanced Power Devices, Inc. Method of fabricating power rectifier device having a laterally graded P-N junction for a channel region
US6331455B1 (en) 1999-04-01 2001-12-18 Advanced Power Devices, Inc. Power rectifier device and method of fabricating power rectifier devices
US6186408B1 (en) 1999-05-28 2001-02-13 Advanced Power Devices, Inc. High cell density power rectifier
US6420757B1 (en) 1999-09-14 2002-07-16 Vram Technologies, Llc Semiconductor diodes having low forward conduction voltage drop, low reverse current leakage, and high avalanche energy capability
US6433370B1 (en) 2000-02-10 2002-08-13 Vram Technologies, Llc Method and apparatus for cylindrical semiconductor diodes
US6667237B1 (en) 2000-10-12 2003-12-23 Vram Technologies, Llc Method and apparatus for patterning fine dimensions
US6580150B1 (en) * 2000-11-13 2003-06-17 Vram Technologies, Llc Vertical junction field effect semiconductor diodes
US6537860B2 (en) 2000-12-18 2003-03-25 Apd Semiconductor, Inc. Method of fabricating power VLSI diode devices
US6537921B2 (en) * 2001-05-23 2003-03-25 Vram Technologies, Llc Vertical metal oxide silicon field effect semiconductor diodes
US6515330B1 (en) 2002-01-02 2003-02-04 Apd Semiconductor, Inc. Power device having vertical current path with enhanced pinch-off for current limiting
TW548850B (en) * 2002-05-29 2003-08-21 Toppoly Optoelectronics Corp Low-temperature polysilicon TFT of LDD structure and process for producing same
US7030680B2 (en) * 2003-02-26 2006-04-18 Integrated Discrete Devices, Llc On chip power supply
US6958275B2 (en) * 2003-03-11 2005-10-25 Integrated Discrete Devices, Llc MOSFET power transistors and methods
US8044432B2 (en) * 2005-11-29 2011-10-25 The Hong Kong University Of Science And Technology Low density drain HEMTs
US7972915B2 (en) * 2005-11-29 2011-07-05 The Hong Kong University Of Science And Technology Monolithic integration of enhancement- and depletion-mode AlGaN/GaN HFETs
US7932539B2 (en) * 2005-11-29 2011-04-26 The Hong Kong University Of Science And Technology Enhancement-mode III-N devices, circuits, and methods
US8435873B2 (en) 2006-06-08 2013-05-07 Texas Instruments Incorporated Unguarded Schottky barrier diodes with dielectric underetch at silicide interface
TWI460857B (zh) * 2007-08-03 2014-11-11 Univ Hong Kong Science & Techn 可靠之常關型iii族－氮化物主動裝置結構，以及相關方法與系統
EP2232559B1 (en) 2007-09-26 2019-05-15 STMicroelectronics N.V. Adjustable field effect rectifier
US8643055B2 (en) 2007-09-26 2014-02-04 Stmicroelectronics N.V. Series current limiter device
US8148748B2 (en) 2007-09-26 2012-04-03 Stmicroelectronics N.V. Adjustable field effect rectifier
US8076699B2 (en) * 2008-04-02 2011-12-13 The Hong Kong Univ. Of Science And Technology Integrated HEMT and lateral field-effect rectifier combinations, methods, and systems
JP4752873B2 (ja) * 2008-06-20 2011-08-17 ブラザー工業株式会社 シート材搬送装置、それを備えた画像読取装置さらに画像読取装置を備えた画像記録装置
US20100084687A1 (en) * 2008-10-03 2010-04-08 The Hong Kong University Of Science And Technology Aluminum gallium nitride/gallium nitride high electron mobility transistors
EP2384518B1 (en) 2009-01-06 2019-09-04 STMicroelectronics N.V. Self-bootstrapping field effect diode structures and methods
CN102332473A (zh) * 2011-09-20 2012-01-25 彭艳兵 一种低压降有源二极管
US9337310B2 (en) 2014-05-05 2016-05-10 Globalfoundries Inc. Low leakage, high frequency devices
US9643025B2 (en) 2014-09-08 2017-05-09 Medtronic, Inc. Multi-primary transformer charging circuits for implantable medical devices
US9724528B2 (en) 2014-09-08 2017-08-08 Medtronic, Inc. Multiple transformer charging circuits for implantable medical devices
US9604071B2 (en) 2014-09-08 2017-03-28 Medtronic, Inc. Implantable medical devices having multi-cell power sources
US9579517B2 (en) 2014-09-08 2017-02-28 Medtronic, Inc. Transformer-based charging circuits for implantable medical devices
US9539435B2 (en) 2014-09-08 2017-01-10 Medtronic, Inc. Transthoracic protection circuit for implantable medical devices
US9861827B2 (en) 2014-09-08 2018-01-09 Medtronic, Inc. Implantable medical devices having multi-cell power sources
US9861828B2 (en) 2014-09-08 2018-01-09 Medtronic, Inc. Monitoring multi-cell power source of an implantable medical device
US10050115B2 (en) 2014-12-30 2018-08-14 Globalfoundries Inc. Tapered gate oxide in LDMOS devices
US10596648B2 (en) 2017-05-08 2020-03-24 Snap-On Incorporated Internal thread chase

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970004098Y1 (ko) * 1994-03-30 1997-04-29 삼성전자 주식회사 브러시레스 모터의 역회전 방지회로

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3617824A (en) * 1965-07-12 1971-11-02 Nippon Electric Co Mos device with a metal-silicide gate
US3407343A (en) * 1966-03-28 1968-10-22 Ibm Insulated-gate field effect transistor exhibiting a maximum source-drain conductance at a critical gate bias voltage
US3458798A (en) * 1966-09-15 1969-07-29 Ibm Solid state rectifying circuit arrangements
US3749987A (en) * 1971-08-09 1973-07-31 Ibm Semiconductor device embodying field effect transistors and schottky barrier diodes
US3935586A (en) * 1972-06-29 1976-01-27 U.S. Philips Corporation Semiconductor device having a Schottky junction and method of manufacturing same
FR2289051A1 (fr) * 1974-10-22 1976-05-21 Ibm Dispositifs a semi-conducteur du genre transistors a effet de champ et a porte isolee et circuits de protection cotre les surtensions
US4099260A (en) * 1976-09-20 1978-07-04 Bell Telephone Laboratories, Incorporated Bipolar read-only-memory unit having self-isolating bit-lines
US4139880A (en) * 1977-10-03 1979-02-13 Motorola, Inc. CMOS polarity reversal circuit
US4246502A (en) * 1978-08-16 1981-01-20 Mitel Corporation Means for coupling incompatible signals to an integrated circuit and for deriving operating supply therefrom
US4533988A (en) * 1981-04-09 1985-08-06 Telectronics Pty. Ltd. On-chip CMOS bridge circuit
US4423456A (en) * 1981-11-13 1983-12-27 Medtronic, Inc. Battery reversal protection
DE3219606A1 (de) * 1982-05-25 1983-12-01 Siemens AG, 1000 Berlin und 8000 München Schottky-leistungsdiode
US4777580A (en) * 1985-01-30 1988-10-11 Maxim Integrated Products Integrated full-wave rectifier circuit
US4745395A (en) * 1986-01-27 1988-05-17 General Datacomm, Inc. Precision current rectifier for rectifying input current
US4875151A (en) * 1986-08-11 1989-10-17 Ncr Corporation Two transistor full wave rectifier
JPH0693498B2 (ja) * 1986-08-25 1994-11-16 日立超エル・エス・アイエンジニアリング株式会社 半導体集積回路装置
US4811065A (en) * 1987-06-11 1989-03-07 Siliconix Incorporated Power DMOS transistor with high speed body diode
US4857985A (en) * 1987-08-31 1989-08-15 National Semiconductor Corporation MOS IC reverse battery protection
US4903189A (en) * 1988-04-27 1990-02-20 General Electric Company Low noise, high frequency synchronous rectifier
US5038266A (en) * 1990-01-02 1991-08-06 General Electric Company High efficiency, regulated DC supply
JP2730271B2 (ja) * 1990-03-07 1998-03-25 住友電気工業株式会社 半導体装置
JPH0429372A (ja) * 1990-05-24 1992-01-31 Mitsubishi Electric Corp 半導体光検出装置
JP2682202B2 (ja) * 1990-06-08 1997-11-26 日本電気株式会社 電界効果トランジスタを用いた整流回路
US5184198A (en) * 1990-08-15 1993-02-02 Solid State Devices, Inc. Special geometry Schottky diode
US5109256A (en) * 1990-08-17 1992-04-28 National Semiconductor Corporation Schottky barrier diodes and Schottky barrier diode-clamped transistors and method of fabrication
JP3074736B2 (ja) * 1990-12-28 2000-08-07 富士電機株式会社 半導体装置
US5268833A (en) * 1991-05-14 1993-12-07 U.S. Philips Corporation Rectifier circuit including FETs of the same conductivity type
US5254869A (en) * 1991-06-28 1993-10-19 Linear Technology Corporation Aluminum alloy/silicon chromium sandwich schottky diode
WO1993019490A1 (en) * 1992-03-23 1993-09-30 Rohm Co., Ltd. Voltage regulating diode
US5510641A (en) * 1992-06-01 1996-04-23 University Of Washington Majority carrier power diode
US5258640A (en) * 1992-09-02 1993-11-02 International Business Machines Corporation Gate controlled Schottky barrier diode
JP2809253B2 (ja) * 1992-10-02 1998-10-08 富士電機株式会社 注入制御型ショットキーバリア整流素子
US5365102A (en) * 1993-07-06 1994-11-15 North Carolina State University Schottky barrier rectifier with MOS trench
US5536676A (en) * 1995-04-03 1996-07-16 National Science Council Low temperature formation of silicided shallow junctions by ion implantation into thin silicon films
KR0154702B1 (ko) * 1995-06-09 1998-10-15 김광호 항복전압을 향상시킨 다이오드 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970004098Y1 (ko) * 1994-03-30 1997-04-29 삼성전자 주식회사 브러시레스 모터의 역회전 방지회로

Also Published As

Publication number Publication date
CN1135633C (zh) 2004-01-21
WO1998033218A1 (en) 1998-07-30
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IL130973A (en) 2003-03-12
EP0956597A1 (en) 1999-11-17

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