KR20000003235A - 웨이퍼 휘어짐을 방지할 수 있는 소자분리막 형성 방법 - Google Patents
웨이퍼 휘어짐을 방지할 수 있는 소자분리막 형성 방법 Download PDFInfo
- Publication number
- KR20000003235A KR20000003235A KR1019980024430A KR19980024430A KR20000003235A KR 20000003235 A KR20000003235 A KR 20000003235A KR 1019980024430 A KR1019980024430 A KR 1019980024430A KR 19980024430 A KR19980024430 A KR 19980024430A KR 20000003235 A KR20000003235 A KR 20000003235A
- Authority
- KR
- South Korea
- Prior art keywords
- wafer
- nitride film
- film
- forming
- semiconductor device
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 33
- 238000005452 bending Methods 0.000 title abstract description 5
- 150000004767 nitrides Chemical class 0.000 claims abstract description 63
- 239000004065 semiconductor Substances 0.000 claims abstract description 14
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims abstract description 11
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims abstract description 6
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims abstract description 5
- 238000002955 isolation Methods 0.000 claims description 32
- 230000004888 barrier function Effects 0.000 claims 1
- 239000005368 silicate glass Substances 0.000 claims 1
- 238000005530 etching Methods 0.000 abstract description 5
- 239000005380 borophosphosilicate glass Substances 0.000 abstract description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 abstract description 2
- 235000011007 phosphoric acid Nutrition 0.000 abstract 2
- 230000001590 oxidative effect Effects 0.000 abstract 1
- 238000002791 soaking Methods 0.000 abstract 1
- 238000009736 wetting Methods 0.000 abstract 1
- 230000003647 oxidation Effects 0.000 description 8
- 238000007254 oxidation reaction Methods 0.000 description 8
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000003963 antioxidant agent Substances 0.000 description 2
- 230000003078 antioxidant effect Effects 0.000 description 2
- 238000009279 wet oxidation reaction Methods 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000003064 anti-oxidating effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 239000007800 oxidant agent Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
- H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
- H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
- H01L21/02214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen
- H01L21/02216—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen the compound being a molecule comprising at least one silicon-oxygen bond and the compound having hydrogen or an organic group attached to the silicon or oxygen, e.g. a siloxane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
- H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Spectroscopy & Molecular Physics (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Plasma & Fusion (AREA)
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
본 발명은 산화방지 역할을 하는 질화막 형성으로 인한 웨이퍼의 휘어짐을 방지할 수 있는 반도체 소자의 소자분리막 형성 방법에 관한 것으로, 웨이퍼 전면과 후면 상에 질화막을 형성하고 웨이퍼 후면의 질화막을 일부 제거하여 웨이퍼 전면과 후면 상의 질화막 두께를 조절함으로써, 웨이퍼 전면 상에 질화막 패턴 형성을 위한 식각 및 소자분리 산화막 형성으로 웨이퍼가 휘어지는 것을 방지하는데 그 특징이 있다.
Description
본 발명은 반도체 장치 제조 분야에 관한 것으로, 특히 질화막 형성으로 인한 웨이퍼(wafer)의 휘어짐을 방지할 수 있는 반도체 소자의 소자분리막 형성 방법에 관한 것이다.
소자분리 산화막을 형성하기 위하여 산화방지막으로 질화막을 광범위하게 사용하고 있다. 이러한 질화막은 산화 억제 능력은 뛰어나지만 스트레스(stress)가 강해 산화방지 패턴 형성 이후 웨이퍼의 휘어짐이 발생하며, 소자분리 산화막 형성 후 그 휘어짐의 정도는 최대가 된다.
도1a 내지 도1c는 종래의 로코스(LOCOS, local oxidation of silicon) 기술에 따른 반도체 소자의 소자분리막 형성 공정 단면도이다.
도1a는 웨이퍼(10) 전면 및 후면 상에 질화막(11)을 증착한 상태를 보이고 있다. 상기 질화막(11)은 웨이퍼에 형성된 자연산화막(도시하지 않음) 상에 증착되며, 질화막(11) 증착 이전에 스트레스를 감소시키기 위하여 산화막(도시하지 않음)을 형성하기도 한다.
도1b는 웨이퍼(10) 전면 상에 형성된 질화막(11)을 선택적으로 제거하여 소자분리 산화막이 형성될 부분의 웨이퍼(10)를 노출시키는 질화막 패턴(11A)을 형성한 상태를 보이고 있다. 이때, 웨이퍼(10) 전면 상의 질화막(11)의 일부가 제거됨으로 인하여, 웨이퍼(10) 전면 및 후면의 스트레스 차이로 인해 웨이퍼(10)의 휘어짐이 발생한다.
도1c는 산화공정을 실시하여 소자분리 산화막(12)을 형성한 후의 단면도로서, 웨이퍼가 휘어진 상태에서 산화공정이 실시됨으로 인해 웨이퍼(10)의 휘어짐이 더욱 증가되는 것을 보이고 있다.
이와 같은 웨이퍼의 휘어짐은 질화막의 두께와 웨이퍼의 크기에 비례한다. 따라서, 웨이퍼의 휘어짐을 방지하기 위하여 질화막을 얇게 형성하고 있으나, 질화막 두께가 얇을 경우에는 소자분리 산화막 단부에 발생하는 버즈빅(bird's beak)의 크기가 증가하여 소자의 집적도 향상을 저해시키는 문제점이 있으며, 이러한 웨이퍼 휘어짐 문제가 해결되지 않을 경우, 향후 지름이 300 ㎜ 이상인 웨이퍼 상에 소자분리 산화막을 용이하게 형성할 수 없는 단점이 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 산화방지 역할을 하는 질화막 형성으로 인한 웨이퍼의 휘어짐을 방지할 수 있는 반도체 소자의 소자분리막 형성 방법을 제공하는데 그 목적이 있다.
도1a 내지 도1c는 종래 기술에 따른 반도체 소자의 소자분리막 형성 공정 단면도
도2a 내지 도2f는 본 발명의 일실시예에 따른 반도체 소자의 소자분리막 형성 공정 단면도
* 도면의 주요 부분에 대한 도면 부호의 설명
20: 웨이퍼 21: 질화막
21A: 질화막 패턴 22: 산화막
23: 소자분리 산화막
상기 목적을 달성하기 위한 본 발명은 웨이퍼 전면과 후면에 질화막을 형성하는 제1 단계; 상기 웨이퍼 후면에 형성된 질화막의 일부를 제거하는 2단계; 상기 웨이퍼 전면의 질화막을 선택적으로 제거하여, 소자분리 산화막이 형성될 영역의 웨이퍼 부분을 노출시키는 질화막 패턴을 형성하는 제3 단계; 및 소자분리 산화막을 형성하는 제4 단계를 포함하는 반도체 소자의 소자분리막 형성 방법을 제공한다.
본 발명은 웨이퍼 전면과 후면 상에 질화막을 형성하고 웨이퍼 후면의 질화막을 일부 제거하여 웨이퍼 전면과 후면 상의 질화막 두께를 조절함으로써, 웨이퍼 전면 상에 질화막 패턴 형성을 위한 식각 및 소자분리 산화막 형성으로 웨이퍼가 휘어지는 것을 방지하는데 그 특징이 있다.
웨이퍼 전면과 후면에 질화막을 형성하고 웨이퍼 후면의 질화막을 완전히 제거하였을 경우, 웨이퍼의 휘어짐은 있었으나 웨이퍼 휘어짐 정도는 웨이퍼 후면의 질화막을 제거하지 않았을 때 보다 작으며, 스트레스를 가장 심하게 받을 수 있는 산화공정 후에도 웨이퍼의 휘어짐은 질화막이 형성되지 않은 웨이퍼와 거의 같은 정도임을 실험을 통해 알 수 있었다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도2a 내지 도2e는 본 발명의 일실시예에 따른 반도체 소자의 소자분리막 형성 공정 단면도이다.
먼저, 도2a에 도시한 바와 같이 웨이퍼(20) 전면과 후면 상에 질화막(21)을 형성한다. 상기 질화막(21)은 웨이퍼(20)에 형성된 자연산화막(도시하지 않음) 상에 형성될 수도 있으며, 질화막(21) 형성 이전에 웨이퍼(20) 전면과 후면 상에 100 Å 내지 200 Å 두께의 산화막을 형성하기도 한다.
다음으로, 도2b에 도시한 바와 같이 웨이퍼(20) 전면의 질화막(21) 상에 식각방지막으로 역할하게 될 산화막(22)을 형성한다. 상기 산화막(22)은 BPSG(borophospho silicate glass)막 또는 플라즈마 화학기상증착법(plasma enhanced chemical vapor deposition)으로 형성된 TEOS(tetra ethyl ortho silicate)막이다.
다음으로, 도2c에 도시한 바와 같이 155 ℃ 내지 165 ℃ 온도의 인산(H3PO4) 용액에 웨이퍼(20)를 담구어 웨이퍼(20) 후면의 질화막(21)을 45 % 내지 55 % 정도 제거한다. 이때, 인산용액에서 질화막에 대한 산화막의 식각비는 1/50 정도이기 때문에 웨이퍼(20) 전면의 질화막(21)은 손상되지 않으며, 웨이퍼(20) 후면의 질화막 제거 후에도 웨이퍼(20) 전면에 산화막(22)이 존재하기 때문에 웨이퍼(20)의 휘어짐은 거의 발생하지 않는다. 상기 웨이퍼(20) 후면의 질화막(21)을 불산(HF)을 이용하여 제거하기도 한다. 또한, 소자의 전기적 특성을 향상시키기 위하여 회전식각(spin etcher)으로 웨이퍼(20) 후면의 질화막을 제거하기도 한다.
다음으로, 도2d에 도시한 바와 같이 완충산화식각제(BOE, buffered oxide etchant)를 이용한 습식식각으로 산화막(22)을 제거한다. 이때, 완충산화식각제에서 산화막에 대한 질화막의 식각비는 1/150 이상이기 때문에, 과도식각을 실시할 경우에도 질화막(21)은 손상되지 않는다. 또한, 산화막(22) 제거 후 웨이퍼(20) 전면과 후면의 질화막(21) 두께 차이에 의해 웨이퍼가 웨이퍼(20) 전면 쪽을 향하여 휘어지나, 그 정도는 크지 않다.
다음으로, 도2e에 도시한 바와 같이 웨이퍼(20) 전면의 질화막(21)을 선택적으로 식각하여 소자분리 산화막이 형성될 영역의 웨이퍼(20)를 노출시키는 질화막 패턴(21A)을 형성한다. 이때, 질화막 식각과정에서 웨이퍼(20) 전면의 질화막 두께 변화에 따라 웨이퍼가 웨이퍼(20) 후면 쪽을 향하여 휘게되어, 결과적으로 이전의 공정에서 발생한 웨이퍼 휘어짐을 보상하여 웨이퍼가 평평해진다.
다음으로, 도2f에 도시한 바와 같이 산화공정을 실시하여 소자분리 산화막(23)을 형성한다. 이때, 산화공정은 웨이퍼의 휘어짐이 없는 상태에서 실시되기 때문에 소자분리 산화막(23) 형성 후에 웨이퍼의 휘어짐은 발생하지 않는다.
다음의 표1은 전술한 본 발명의 일실시예에 따라 웨이퍼 후면의 질화막의 일부가 제거된 웨이퍼와, 웨이퍼 후면의 질화막을 제거되지 않은 웨이퍼 각각의 전면에 소자분리 산화막을 형성한 다음, 트랜지스터를 형성하고 게이트 산화막 특성(gate oxide integrity)을 측정하여 얻은 통과율(pass rate)을 보이고 있다.
상기 표1은 다음의 3단계 공정으로 소자분리 산화막을 형성한 후, 트랜지스터를 형성하여 얻은 결과이다. 소자분리 산화막 형성을 위한 3단계 공정은 1000 ℃ 온도에서 습식산화 공정을 실시해서 500 Å 두께의 산화막을 형성하는 1단계, 1100 ℃ 온도에서 습식산화 공정을 실시해서 1000 Å 두께의 산화막을 형성하는 2단계, 1100 ℃ 온도에서 건식산화 공정을 실시하여 1000 Å 두께의 산화막을 형성하는 3단계로 이루어진다. 또한, 상기 표1은 2000 Å 또는 2300 Å 두께의 질화막을 형성한 각각의 경우에 대하여 웨이퍼 후면의 질화막을 제거하지 않았을 때와 제거하였을 때를 비교하여 나타낸 것이다. 즉, 질화막 두께 변화에 따른 통과율 변화는 비교되지 않은 결과이다.
표1의 결과로부터 웨이퍼 후면의 질화막을 제거하고 소자분리 산화막을 형성하는 경우 웨이퍼가 휘어지는 것을 방지할 수 있어, 웨이퍼 상에 형성되는 소자의 특성이 보다 향상됨을 알 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 소자분리막 형성시 질화막으로 인한 웨이퍼의 휘어짐을 방지할 수 있어 상대적으로 지름이 큰 웨이퍼 상에도 로코스 공정을 적용하여 소자분리막을 형성할 수 있다.
Claims (8)
- 반도체 소자의 소자분리막 형성 방법에 있어서,웨이퍼 전면과 후면에 질화막을 형성하는 제1 단계;상기 웨이퍼 후면에 형성된 질화막의 일부를 제거하는 2단계;상기 웨이퍼 전면의 질화막을 선택적으로 제거하여, 소자분리 산화막이 형성될 영역의 웨이퍼 부분을 노출시키는 질화막 패턴을 형성하는 제3 단계; 및소자분리 산화막을 형성하는 제4 단계를 포함하는 반도체 소자의 소자분리막 형성 방법.
- 제 1 항에 있어서,상기 제2 단계는,상기 웨이퍼 전면에 형성된 질화막 상에 식각방지막을 형성하는 단계;상기 웨이퍼 후면의 질화막을 제거하는 단계; 및상기 식각방지막을 제거하는 단계를 포함하는 반도체 소자의 소자분리막 형성 방법.
- 제 2 항에 있어서,상기 식각방지막을 BPSG(borophopho silicate glass) 또는 TEOS(tetra ethyl ortho silicate)막으로 형성하는 반도체 소자의 소자분리막 형성 방법.
- 제 3 항에 있어서,상기 제2 단계에서,상기 질화막을 인산(H3PO4) 또는 HF로 제거하는 반도체 소자의 소자분리막 형성 방법.
- 제 4 항에 있어서,상기 제2 단계에서,155 ℃ 내지 165 ℃ 온도의 인산(H3PO4) 용액으로 웨이퍼 후면의 질화막을 제거하는 반도체 소자의 소자분리막 형성 방법.
- 제 3 항에 있어서,상기 식각방지막을 완충산화식각제(buffered oxide etchant)로 제거하는 반도체 소자의 소자분리막 형성 방법.
- 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,상기 제2 단계에서,상기 제1 단계에서 웨이퍼 후면에 형성된 질화막 두께의 45 % 내지 55 %를 제거하는 반도체 소자의 소자분리막 형성 방법.
- 제 7 항에 있어서,상기 제1 단계 전에,상기 웨이퍼 전면과 후면에 산화막을 형성하는 단계를 더 포함하는 반도체 소자의 소자분리막 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980024430A KR20000003235A (ko) | 1998-06-26 | 1998-06-26 | 웨이퍼 휘어짐을 방지할 수 있는 소자분리막 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980024430A KR20000003235A (ko) | 1998-06-26 | 1998-06-26 | 웨이퍼 휘어짐을 방지할 수 있는 소자분리막 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000003235A true KR20000003235A (ko) | 2000-01-15 |
Family
ID=19540985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980024430A KR20000003235A (ko) | 1998-06-26 | 1998-06-26 | 웨이퍼 휘어짐을 방지할 수 있는 소자분리막 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000003235A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7129174B2 (en) | 2003-03-24 | 2006-10-31 | Samsung Electronics Co., Ltd. | Methods of fabricating a semiconductor substrate for reducing wafer warpage |
-
1998
- 1998-06-26 KR KR1019980024430A patent/KR20000003235A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7129174B2 (en) | 2003-03-24 | 2006-10-31 | Samsung Electronics Co., Ltd. | Methods of fabricating a semiconductor substrate for reducing wafer warpage |
| US7498213B2 (en) | 2003-03-24 | 2009-03-03 | Samsung Electronics Co., Ltd. | Methods of fabricating a semiconductor substrate for reducing wafer warpage |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5661049A (en) | Stress relaxation in dielectric before metallization | |
| KR20010058774A (ko) | 반도체 소자의 제조 방법 | |
| JPS6340337A (ja) | 集積回路分離法 | |
| KR19990088449A (ko) | 열적산화물이채워진얕은트렌치고립 | |
| US5956600A (en) | Method of manufacturing a semiconductor device | |
| KR0161112B1 (ko) | 반도체 소자 격리방법 | |
| US5970364A (en) | Method of nitride-sealed oxide-buffered local oxidation of silicon | |
| KR20000003235A (ko) | 웨이퍼 휘어짐을 방지할 수 있는 소자분리막 형성 방법 | |
| US6194319B1 (en) | Semiconductor processing method of reducing an etch rate of one portion of a doped material relative to another portion, and methods of forming openings | |
| JPH11340315A (ja) | 半導体装置の製造方法 | |
| JP2000022153A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2008124399A (ja) | 半導体装置の製造方法 | |
| KR0150995B1 (ko) | 반도체 게터링 방법 | |
| JPS63205927A (ja) | 半導体装置の製造方法 | |
| KR100338091B1 (ko) | 반도체소자제조방법 | |
| KR960009987B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR100312983B1 (ko) | 반도체장치의소자분리막형성방법 | |
| KR100312979B1 (ko) | 반도체소자제조방법 | |
| KR20000001910A (ko) | 알루미늄 산화막을 이용한 반도체 장치의 트렌치 소자분리방법 | |
| KR100498590B1 (ko) | 반도체 소자의 소자분리막 형성 방법 | |
| KR101004805B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR100245097B1 (ko) | 필드산화막 제조방법 | |
| KR960008563B1 (ko) | 더블 스페이서를 이용한 반도체 소자의 미세 콘택홀 형성방법 | |
| KR930007753B1 (ko) | 소자분리 산화막 형성방법 | |
| KR0168165B1 (ko) | 피비엘 구조 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |