JPS62136852A - 半導体素子の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体素子の製造方法に関し、特に絶縁体を用
いた素子分離領域の形成方法に係る。

〔従来の技術〕

従来、半導１体集積回路の素子分離領域の形成方法とし
ては、例えば持分１１８４５〜４１４５５号公報、同４
７−６１３１号公報に開示されているように耐酸化性の
シリコン窒化膜（ＳｉｓＮ＊）を相いた選択酸化法が一
般に知られて因る。しかし、この選択酸化法では、周知
のように特にバーズビークの発生から素子分離領域の拡
が９が大きくなり、ノゼターンデザイン上大きな制約を
与える。

近年、ＶＬＳＩ化が進み半導体素子並ひに素子分離領域
幅の微細化が強く要求されてさている。

その為、上記選択酸化法に代わる素子分離領域の形成方
法として、所謂溝埋め込み素子分離法が実用に供されて
いる。

以下第２図に基き、上記溝埋め込み素子分離法の一例を
説明する。まずシリコン基体２１の主面に４００Ａ程度
のノぐラド酸化膜（ＳｉＣｈ）２２．１４００Ａ程度の
耐酸化性のシリコン窒化膜（ＳｉｓＮ４）　２３、及び
２０００Ａ程夏の（、ＶＤシリコン酸化膜（Ｓｔ（ｈ）
２４を順次被着形成する。

次に、レジスト膜（図示せず）を塗布し、これにノぐタ
ーニングを施す。

そして、このパターニングされたレジスト膜をマスクと
してＲＩＥ法を用いて、ＣＶＤシリコン酸化膜２４、シ
リコン窒化膜２３、及びノぐラド酸化膜２２に順次エツ
チングを施してノターニングし、次いで内壁がシリコン
基体２１表面に対して略垂直となる溝部２５を形成し、
その後ゼロンＢをイオン注入してこの溝部２５の下部へ
チャネルストップ領域３１を形成する。

次にレジスト膜を除去した後、溝部２５の内面をウェッ
ト酸化法によシ酸化して、シリコン酸化膜（Ｓｉ（ｈ　
）　２６を１５００Ａ程度成膜する。更に、ＬＰＣＶＤ
法によシ多結晶シリコン＠２７を全面に堆積させる。こ
の−合、多結晶シリコン膜２７は溝部２５を完全に埋め
た状態となる。

以上の諸工程を経て、第１図（ａ）に示す如き断面構造
が祷られる。

次に同図（ｂ）に示すように、ＲＩＥ法による異方性エ
ツチング、摩たはウェットエツチングを用いて、上記多
結晶シリコン膜２７にエツチングを施し、溝部２５内部
のみに残留させると共に忙゛の上面を平坦面２８と成す
（エッチノ々ツク法ン。なおこの際、ＣＶＤシリコン酸
化膜２４が下層部に対し、エツチング保ａｒｍとして作
用する。

そして同図（ｅ）に示す如く、ＣＶＤシリコン酸化膜２
４を除去した後、耐酸化性のシリコン窒化膜２３を介し
て熱的酸化によシ溝部２５内に埋め込まれた多結晶シリ
コン膜２７の表面に酸化処理を施す。この結果、溝部２
５内に埋め込まれた多結晶シリコン膜２７の周囲は酸化
膜で覆われて絶縁され、これによシ溝埋め込み型の素子
分離領域２９が形成される。ここで、３２．３３は上記
熱的酸化によシ発生したバーズビークとノ々−ズヘッド
である。

なお、上述した溝埋め込み素子分離法ではチャネルスト
ップ領域３１を溝部２５の底部に形成する為、このチャ
ネルストップ領域３１とアクティブ領域３０とは深さ方
向に分離される。従って、後の熱処理工程におけるチャ
ネルストップ領域３１からの不純物Ｂの横方向への再拡
散による悪影響が抑制される。即ち、パンチスルー耐圧
の低下、狭チャネル効果の増大等が十分に抑えられる。

これは素子分離領域２９１ｊＪの間隔が狭くなっても同
様である。

〔発明が解決しようとする問題点〕

しかしながら、上述した従来例においては、溝部への埋
め込みを行う為に基板全面に多結晶シリコン基体を堆私
させるので、溝部上面を平坦化する為のエッチパック工
程が必要となる（第２図（ｂ））。

また素子分離領域と成す為に、長時間に亘る高温の熱的
酸化によシ溝部に埋め込まれた多結晶シリコン膜の平坦
な表面に厚い酸化膜を形成する工程をも要する（第２図
（ｃ〕）。従って、工程数が多く作業性が悪いという問
題がある。

また上記方法では、ノ々−ズビークの発生を完全に除去
する事は困雌であり、マスクすれマージン等の必要から
高集権化を図る上で一定の制限がある。

さらに熱的酸化処理により、酸化膜が体積膨張を起こし
、この為溝部を横方向に広けるような応力が生ずるので
溝部の周辺付近には欠陥が発生する。このような欠陥発
生は、素子のリーク特性を低下させるという問題を招く
。

また更に、上記熱的酸化後のバーズヘッドの発生によ勺
、素子分離領域とアクティブ領域の境界に０．２〜０．
４μｍ程度の段差ができる。このような表面段差は、素
子分離領域形成後のリングラフィｆＩ’１度の低下、及
び金属配＆’／ＩＩの断切れ等による信籾性低下の原因
となるものである。

従って、本発明は以上述べた工程数、欠陥発生、ノ々−
ズピーク及びノ々−ズヘッドに関する問題点を解消し、
簡略化された製造工程によυ高精度で、しかも高性能化
及び高集積化を実現できる素子分離領域を具備する半導
体素子の製造方法を提供することを目的とする。

〔問題点を解決するための手段〕

本発明に係る半導体素子の製造方法は、エツジにテーパ
ー部の形成された開口部を有する保護膜とシリサイド膜
から成る２層膜をマスクとして、シリコン基体に内壁が
このシリコン基体表面に略垂直となる溝部を形成し、こ
の溝部の内面に熱酸化膜を形成し、その後溝部を丁度埋
め込むようにＲＦバイアスス、ｏツタリング法で基体表
面にｂｍ膜を増株し、そして溝部に埋め込まれた以外の
絶縁膜をリフトオフ法で除去するようにしたものである
。

〔作　用〕

以上のように、本発明によれば溝部の内面に熱酸化膜を
成膜する際、シリサイド膜が溝部形成領域以外のシリコ
ン基体の上面を＆っている為、シリコン基体は熱的酸化
の影会を免れることができる。

また、シリコン基体に積層された保農膜とシリサイド膜
から成る２層膜の開口部にはテーノ々一部が形成されて
いるので、ＲＦ／々イアススバッタリング法を用いて基
体上に絶縁膜を堆積する場合は、辿択的堆積性から絶縁
膜はテーノソ一部には堆積せず、溝部とチーＡ一部以外
の上記２層膜上にのみ堆積する。

さらに、す７トオフ法にょシ溝部に埋め込まれた以外の
絶縁膜を除去する場合、シリコン基体の表面は保護膜で
榎われているので溶解液で腐食されることはない。

〔実施例〕

以下第１図に基き、本発明の一実施例を詳細に説明する
。まず同図（ａ）に示す如く、１００結晶軸を有するＰ
型のシリコン基体ｌに熱的酸化を施すことにより、主面
にシリコン酸化膜（ＳｉＯｚ）から成る保ｈ１に２を５
００Ａ程度形成し、次に減圧ＣＶＤ法を用いてタングス
テンシリサイド膜（ＷＳｈ）から成るシリサイド膜３を
５ｏｏｏＡｓ度積層する。

そして、同図中）のように、異方性エツチング法によシ
保護膜２及びシリサイド膜３の２層膜にテーパーエッチ
を施し、端部にチーノミ一部４を有する狭口開口部５ａ
及び広口開口部５ｂとを形成する。

この後、テーノぞ一エッチされた狭口開口部５ａ及び広
口開口部５ｂを有する上記２層膜をマスクとして更に異
方性エツチングを施し、内壁がシリコン基体１の主面に
略垂直となる深さ５ｏｏｏｉ程度の狭口開口部６ａ及び
広口開口部６ｂとを夫々形成する、なお狭口開口部５ａ
と広口開口部５ｂ。

及び狭口溝部６ａと広口溝部６ｂとは、不プロセスにお
いて開口部５、及び溝部６を夫々構成する。

次に同図（ｃ）に示す如く、熱酸化法により溝部６の内
面に熱酸化膜（Ｓｔ（ｈ）７を１００ＯＡ程度成膜する
。この際、溝部形成領域以外のシリコン基体】は上面が
シリサイド膜３で伽れている為、熱酸化の影智は受けな
い。七の後、ＲＦバイアススノぐツタリング法を用いて
、基体表面にシリコン酸化膜（Ｓｉｎ、）から成る絶縁
膜８を堆積する。この場合溝部６は、この絶縁膜８で丁
度埋め込まれた状態となる。また、テーノぐ一部４を有
する保護膜２とシリサイド膜３の２ｂ膜上にも、同程反
の膜厚を以って絶縁膜８が堆積するが、ＲＦバイアスス
Ａツタリング法の選択性の為にテーパー部４上には堆積
されない。なお、この時のスパッタリング条件は、スノ
ぐツタ率が５０％以上となるようにＨＦノぐワーをシリ
コン基体ｌ側とソース（図示せず）側に印加する（ジャ
ーナルオブ　ヴアキュームサイエンスアンドテクノロジ
ー（Ｊ、　Ｖａｃ。

Ｓｃｉ、　＆　　Ｔｅｃｈｎｏｌ、）　、　　１５４３
１．５月／６月、１９７８゜Ｐ、　１１０５〜１１１２
参照）。

次いで前記熱酸化の際、シリサイド膜３のチーノミ一部
４に形成された酸化膜（図示せず）をフッｒ！Ｒ（ＨＦ
）溶液中でエツチング除去し、その後同図（ｄ）に示す
ように、シリサイド膜３上の絶縁膜８をり７トオフ法を
用いて除去する。、、溶解液としては、例えはフッ酸（
ＨＦ）と硝酸（ＨＮＯｓ　）との混合液を用いる。なお
この際、溝部形成領域以外のシリコン基体１は、表面が
保護膜（Ｓｉ０２）２で覆われている為、上記リフトオ
フ用の溶解液に腐食されることはない。

その後同図＜ｅ）の如く、保護膜２と溝部６のシリコン
基体１主面から上の絶縁膜８をウェットエツチング法を
用いて除去する。この場合のエツチング液としては、例
えばフッ酸（ＨＦ）を用いる。この結呆、平坦な表面部
を有する溝埋め込み型の素子分離領域９が形成される。

図中、９ａ及び９ｂは狭幅素子分離領域及び広幅素子分
離領域を夫々示している。

なお上述した実施例では、採掘＠２にシリコン酸化膜を
用いているが、これに限定されるものではなくリフトオ
フで使用される溶解液に対して下地のシリコン基体１を
保護しうる材料であれば艮い。

また同様の技術的思想から、シリサイド膜３は実施例で
のタングステンシリサイド膜に限定されず、後工程の熱
的酸化等に対して影響を受けないシリサイド膜であれは
良く、例えばモリブデンシリサイド（ＭｏＳｉｚ）　、
チタンシリサイド（ＴｉＳｉｚ）、タンタルシリサイド
（ＴａＳｉ２）等の膜を幅広く適用することができる。

更に、内面に熱酸化膜７の形成された溝部６に埋め込ま
れる絶縁膜８としては、シリコン酸化膜の外、シリコン
窒化膜（Ｓｉ３Ｎａ）等の高絶縁性材料を使用すること
もできる。

〔発明の効果〕

以上詳細に説明したように、本発明はＲＦバイアススノ
ぐツタリング法を用いてテーノぐ一部以外、即ち溝部と
、チーノミ一部を除いた保護膜及びシリサイド膜から成
る２層膜上にのみ選択的に絶縁膜を堆積させると共に、
リフトオフ法により海部に埋め込まれた以外の絶縁膜を
除去するようにしたものである。

従って、従来の製造工程での多結晶シリコン膜のエツチ
ノ々ツク工程、及び溝部に埋め込まれた多結晶シリコン
膜の長時間に亘る表面の熱的酸化処理工程が省略できる
ので工程数が減少し、作業性を向上できるという効果を
有する。

また、熱酸化膜を介して溝部に直接絶縁膜を埋め込むよ
うにしたので、ノ々−ズビーク並びに酸化誘起欠陥の発
生が抑制され、この為半導体菓子の高集積性並びに高性
能化を達成できるという効果がある。

さらに、バーズヘッドの発生も抑制されるので、ｉ　素
子分離領域とアクティブ領域との境界の表面段差か０．
２μｍ７度以下に抑えられ、この為全編配線層の段切れ
が回避され、素子の高信頼度化を実玩できるという効果
もある。

【図面の簡単な説明】

第１図は本発明の一実施例を説明する工程断面図、第２
図は従来例を説明する工程断面図である。 １・・・シリコン基板（Ｐ型）、２・・・保誰膜（Ｓ　
ｉ　０２　）、３・・・シリサイド膜（ＷＳｉｚ）、４
・・・テーノ９一部、５・・・開口部、６・・・溝部、
７・・・熱酸化膜（ＳｉＯ２）、８・・・絶縁膜（Ｓｉ
Ｏｚ）。 第１図 手続補正書 昭和ｅ１年　８月　９１日 許庁長官黒田明雄殿 事件の表示 昭和６０年　特　許　　願第　２７６９６０　　号発明
の名称 半導体素子の製造方法 補正をする者 事件との関係　　　　　特　許　出願人（０２９）沖電
気工業株式会社

Claims (1)

【特許請求の範囲】
1. （１）シリコン基体に溝部を形成し、この溝部に絶縁膜
   を埋め込むことにより素子分離領域を形成する半導体素
   子の製造方法において、 （ａ）上記シリコン基体上に保護膜及びシリサイド膜を
   順次積層する工程、 （ｂ）上記保護膜及びシリサイド膜から成る２層膜に端
   部にテーパー部を有する開口部を形成し、この後この開
   口部の形成された上記２層膜をマスクとして、シリコン
   基体に内壁がこのシリコン基体表面に略垂直となる溝部
   を形成する工程、（ｃ）上記溝部の内面に熱酸化膜を形
   成し、その後ＲＦバイアススパッタリング法を用いて上
   記溝部を丁度埋め込むようにして基体上に絶縁膜を堆積
   する工程、 （ｄ）リフトオフ法により、上記シリサイド膜と共にこ
   のシリサイド膜上に堆積した絶縁膜を除去する工程、 （ｅ）その後、上記保護膜、及び上記溝部のシリコン基
   体主面より上の絶縁膜をエッチング除去する工程 とを含む事を特徴とする半導体素子の製造方法。