JPS6137085Y2 - - Google Patents
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- Publication number
- JPS6137085Y2 JPS6137085Y2 JP7261085U JP7261085U JPS6137085Y2 JP S6137085 Y2 JPS6137085 Y2 JP S6137085Y2 JP 7261085 U JP7261085 U JP 7261085U JP 7261085 U JP7261085 U JP 7261085U JP S6137085 Y2 JPS6137085 Y2 JP S6137085Y2
- Authority
- JP
- Japan
- Prior art keywords
- dma
- control unit
- flag
- data
- common bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- 230000010365 information processing Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 238000013500 data storage Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- Bus Control (AREA)
Description
【考案の詳細な説明】
本考案は入出力装置、主記憶装置及び処理装置
が共通バスで結ばれ直接メモリアクセス手段を有
する情報処理装置に関する。
が共通バスで結ばれ直接メモリアクセス手段を有
する情報処理装置に関する。
入出力装置、主記憶装置及び処理装置が共通バ
スで結ばれ、直接メモリアクセス（以下DMAと
呼ぶ）方式によつてデータの転送が行われる処理
システムにおいては、データの授受を行う装置の
何れか一方の装置にDMAチヤネルが割当ててら
れ、DMA制御回路が設けられている。例えばデ
イスプレイ装置やプリンタには文字発生器が用い
られているが、この文字発生器が書替え可能なメ
モリで且つ、文字データの更新を順次行うよう構
成される場合、主記憶装置から文字発生器（文字
発生メモリ）へのデータの転送が必要となる。し
かし主記憶装置と文字発生メモリの何れもDMA
チヤネルを有さないので、何れか一方の装置に
DMAチヤネルを割当て、DMA制御回路を設けな
ければならない。周知のように文字発生器はデイ
スプレイ装置やプリンタ等に従属して用いられる
ものであり、これらに、DMAチヤネルを割当
て、各々にDMA制御回路を設けることは、文字
発生器の内容書替えの頻度が少ない点からも得策
ではない。従つて文字発生器が接続され、しかも
DMA要求の頻度が少ない装置、例えばプリンタ
は割当てられたDMAチヤネルとDMA制御回路と
を、文字発生器に対するDMA制御に兼用せしめ
れば便利となる。
スで結ばれ、直接メモリアクセス（以下DMAと
呼ぶ）方式によつてデータの転送が行われる処理
システムにおいては、データの授受を行う装置の
何れか一方の装置にDMAチヤネルが割当ててら
れ、DMA制御回路が設けられている。例えばデ
イスプレイ装置やプリンタには文字発生器が用い
られているが、この文字発生器が書替え可能なメ
モリで且つ、文字データの更新を順次行うよう構
成される場合、主記憶装置から文字発生器（文字
発生メモリ）へのデータの転送が必要となる。し
かし主記憶装置と文字発生メモリの何れもDMA
チヤネルを有さないので、何れか一方の装置に
DMAチヤネルを割当て、DMA制御回路を設けな
ければならない。周知のように文字発生器はデイ
スプレイ装置やプリンタ等に従属して用いられる
ものであり、これらに、DMAチヤネルを割当
て、各々にDMA制御回路を設けることは、文字
発生器の内容書替えの頻度が少ない点からも得策
ではない。従つて文字発生器が接続され、しかも
DMA要求の頻度が少ない装置、例えばプリンタ
は割当てられたDMAチヤネルとDMA制御回路と
を、文字発生器に対するDMA制御に兼用せしめ
れば便利となる。
本考案は上記の点に着目したものであり、１つ
のDMAチヤネル及びDMA制御回路を複数の装置
で共通に使用しうる直接メモリアクセス手段を有
する情報処理装置の提供を目的としている。
のDMAチヤネル及びDMA制御回路を複数の装置
で共通に使用しうる直接メモリアクセス手段を有
する情報処理装置の提供を目的としている。
本考案は、共通バスと、該共通バスに結ばれた
記憶部と、前記共通バスに結ばれ第１のフラグ情
報、第２のフラグ情報及びDMA要求を発する処
理装置と、前記共通バスに結ばれ前記第１のフラ
グ情報が設定される第１の設定部、及び該第１の
フラグ情報の設定を他へ通報する手段を有する第
１の制御装置と、前記共通バスに結ばれたDMA
制御部を有し前記第２のフラグ情報及びDMA要
求を受けたとき前記記憶部内のデータを自己の装
置内へ転送せしめる手段及び前記DMA要求を受
け前記第１の制御装置から前記第１のフラグ情報
の設定済み通報を受けたとき前記記憶部内のデー
タの前記第１の制御装置への転送を許容する通知
情報を該第１の制御装置へ通報する手段を有する
第２の制御装置とを備えた情報処理装置である。
記憶部と、前記共通バスに結ばれ第１のフラグ情
報、第２のフラグ情報及びDMA要求を発する処
理装置と、前記共通バスに結ばれ前記第１のフラ
グ情報が設定される第１の設定部、及び該第１の
フラグ情報の設定を他へ通報する手段を有する第
１の制御装置と、前記共通バスに結ばれたDMA
制御部を有し前記第２のフラグ情報及びDMA要
求を受けたとき前記記憶部内のデータを自己の装
置内へ転送せしめる手段及び前記DMA要求を受
け前記第１の制御装置から前記第１のフラグ情報
の設定済み通報を受けたとき前記記憶部内のデー
タの前記第１の制御装置への転送を許容する通知
情報を該第１の制御装置へ通報する手段を有する
第２の制御装置とを備えた情報処理装置である。
以下、本考案を図面によつて説明する。第１図
は本考案の一実施例を説明するブロツク図、第２
図は本考案の一実施例を説明するフローチヤート
であり、１は処理装置、２はメモリ（記憶部）、
３は共通バス、４，８は制御部、５，９はDMA
制御部、６は表示部、７は文字発生器（CGメモ
リ）、１０はプリンタ、ＡはDMA要求信号、Ｂは
判別部である。第１図における文字発生器７はメ
モリで構成され、その文字データの書替えが可能
なものとする。第１図において、DMA要求信号
Ａ（文字発生器７に対する）が発せられると、制
御部８がこれを受信しDMA制御部９が、この信
号内容を判別する。このDMA要求信号が文字発
生器７に関わるものと判別したとき、DMA制御
部９は制御部８と文字発生器７との間のデータ転
送を可能とする回路（図示していない）を形成せ
しめる。
は本考案の一実施例を説明するブロツク図、第２
図は本考案の一実施例を説明するフローチヤート
であり、１は処理装置、２はメモリ（記憶部）、
３は共通バス、４，８は制御部、５，９はDMA
制御部、６は表示部、７は文字発生器（CGメモ
リ）、１０はプリンタ、ＡはDMA要求信号、Ｂは
判別部である。第１図における文字発生器７はメ
モリで構成され、その文字データの書替えが可能
なものとする。第１図において、DMA要求信号
Ａ（文字発生器７に対する）が発せられると、制
御部８がこれを受信しDMA制御部９が、この信
号内容を判別する。このDMA要求信号が文字発
生器７に関わるものと判別したとき、DMA制御
部９は制御部８と文字発生器７との間のデータ転
送を可能とする回路（図示していない）を形成せ
しめる。
このためメモリ２と文字発生器７との間のデー
タ転送は共通バス３を経て、制御部８を介して行
われることになる。従つて文字発生器７にはメモ
リ２との間のデータ転送を行うためのDMA制御
部が不要となる利点を生ずる。第２図はDMA制
御部９に付加された判別部Ｂの判別手順を示すフ
ローチヤートである。なお第１図において制御部
４と文字発生器７との結合を破線で示してある
が、これはデイスプレイ装置とプリンタとが文字
発生器７を共有した場合の例である。
タ転送は共通バス３を経て、制御部８を介して行
われることになる。従つて文字発生器７にはメモ
リ２との間のデータ転送を行うためのDMA制御
部が不要となる利点を生ずる。第２図はDMA制
御部９に付加された判別部Ｂの判別手順を示すフ
ローチヤートである。なお第１図において制御部
４と文字発生器７との結合を破線で示してある
が、これはデイスプレイ装置とプリンタとが文字
発生器７を共有した場合の例である。
第３図は本考案の実施例における要部詳細ブロ
ツク図である。図中第１図に用いたものと同じも
のは同一数字が付して示される。
ツク図である。図中第１図に用いたものと同じも
のは同一数字が付して示される。
また、７０はCGメモリであり、文字パターン
が更新可能なメモリ、７１はフラグレジスタ（以
下フラグと称する）、７２はアドレスカウンタで
あり、書込みアドレスが、共通バスよりプリセツ
ト可能なもの、７３はライトコントローラであ
り、書込み許可が与えられた場合、共通バス３の
データバスに転送されるデータをアドレスカウン
タ７２の示すアドレスに書込むもの、８０はプリ
ンタコントローラであり、許可信号が供給された
際、上記データバス３上に現われるデータを使用
し、文字発生器７を、図示されない公知の方法に
よつてアクセスし、得られたパターンデータをプ
リンタに供給するもの、８B1はフラグ、８B2は
セレクタ、８B3はマルチプレクサであり、フラ
グ８B1がレベル０の時セレクタ８B2、マルチプ
レクサ８B3の出力・入力線をプリンタコントロ
ーラ８０側に、“１”の時、文字発生器７側に切
替えるものである。先ずプリンタにデータを印字
する場合の動作を説明する。マイクロプロセツサ
等の処理装置１は、制御部（第２の制御部）８の
プリンタコントローラ８０に対し、共通バス３を
介し印字指令信号を供給する。これによりプリン
タコントローラ８０は、セレクタ８B2に対し、
DMA要求信号Ａを発する。
が更新可能なメモリ、７１はフラグレジスタ（以
下フラグと称する）、７２はアドレスカウンタで
あり、書込みアドレスが、共通バスよりプリセツ
ト可能なもの、７３はライトコントローラであ
り、書込み許可が与えられた場合、共通バス３の
データバスに転送されるデータをアドレスカウン
タ７２の示すアドレスに書込むもの、８０はプリ
ンタコントローラであり、許可信号が供給された
際、上記データバス３上に現われるデータを使用
し、文字発生器７を、図示されない公知の方法に
よつてアクセスし、得られたパターンデータをプ
リンタに供給するもの、８B1はフラグ、８B2は
セレクタ、８B3はマルチプレクサであり、フラ
グ８B1がレベル０の時セレクタ８B2、マルチプ
レクサ８B3の出力・入力線をプリンタコントロ
ーラ８０側に、“１”の時、文字発生器７側に切
替えるものである。先ずプリンタにデータを印字
する場合の動作を説明する。マイクロプロセツサ
等の処理装置１は、制御部（第２の制御部）８の
プリンタコントローラ８０に対し、共通バス３を
介し印字指令信号を供給する。これによりプリン
タコントローラ８０は、セレクタ８B2に対し、
DMA要求信号Ａを発する。
次に処理装置１は、共通バス３を介し、DMA
制御部９に対し、メモリ２上の印字すべきデータ
格納エリアの先頭アドレス及び、転送されるべき
バイト数を供給し、DMA制御部９にセツトす
る。セツト終了後、共通バス３を介しフラグ８
B1をレベル０にする。
制御部９に対し、メモリ２上の印字すべきデータ
格納エリアの先頭アドレス及び、転送されるべき
バイト数を供給し、DMA制御部９にセツトす
る。セツト終了後、共通バス３を介しフラグ８
B1をレベル０にする。
これによりセレクタ８B2は、プリンタコント
ローラ８０に対するDMA要求信号ＡをDMA制御
部９に供給する。DMA制御部９は、これに応答
してDMA許可信号Ｒを出力する。DMA許可信号
Ｒは、マルチプレクサ８B3を介し、プリンタコ
ントローラ８０に供給される。
ローラ８０に対するDMA要求信号ＡをDMA制御
部９に供給する。DMA制御部９は、これに応答
してDMA許可信号Ｒを出力する。DMA許可信号
Ｒは、マルチプレクサ８B3を介し、プリンタコ
ントローラ８０に供給される。
以後、DMA制御部９は前述の如くしてセツト
されたアドレス、メモリ２に対するアクセス制御
信号等を出力し、所定のクロツクのタイミングで
メモリ２からプリンタコントローラ８０にデータ
を転送させる。
されたアドレス、メモリ２に対するアクセス制御
信号等を出力し、所定のクロツクのタイミングで
メモリ２からプリンタコントローラ８０にデータ
を転送させる。
次に、文字発生器（第１の制御部）７にパター
ンを書込む場合の動作について説明する。処理装
置１は前述の如くDMA制御部９にメモリ２の読
出先頭アドレス及びバイト数をセツトする。次
に、フラグ８B1をレベル“１”とする。これに
より、セレクタ８B2、マルチプレクサ８B3が文
字発生器７側に切替えられる。
ンを書込む場合の動作について説明する。処理装
置１は前述の如くDMA制御部９にメモリ２の読
出先頭アドレス及びバイト数をセツトする。次
に、フラグ８B1をレベル“１”とする。これに
より、セレクタ８B2、マルチプレクサ８B3が文
字発生器７側に切替えられる。
次に処理装置１は、アドレスカウンタ７２に
CGメモリ７０の書込みアドレスをセツトし、フ
ラグ７１をレベル“１”にする。
CGメモリ７０の書込みアドレスをセツトし、フ
ラグ７１をレベル“１”にする。
これにより、フラグ７１のDMA要求信号出力
はセレクタ８B2を介しDMA制御部９に供給され
る。DMA制御部９は、マルチプレクサ８B3を介
し、ライトコントローラ７３に対しDMA許可信
号Ｒを供給する。以後、共通バス３のデータバス
に現れる文字パターンをアドレスカウンタ７２に
よつて示されるCGメモリ７０のアドレスに、ラ
イトコントローラ７３が書込みを行う。書込みが
終了すると、各フラグ８B1，７１がリセツトさ
れレベル“０”となる。
はセレクタ８B2を介しDMA制御部９に供給され
る。DMA制御部９は、マルチプレクサ８B3を介
し、ライトコントローラ７３に対しDMA許可信
号Ｒを供給する。以後、共通バス３のデータバス
に現れる文字パターンをアドレスカウンタ７２に
よつて示されるCGメモリ７０のアドレスに、ラ
イトコントローラ７３が書込みを行う。書込みが
終了すると、各フラグ８B1，７１がリセツトさ
れレベル“０”となる。
本発明の実施例（第１図及び第３図）では、制
御部８を、第２の制御部として用いる例を説明し
たが、第１図における制御部４を、第２の制御部
として用い得ることはいうまでもない。また第１
の制御部として説明した文字発生器７は、書替え
可能なメモリを内蔵する他の装置であつてもよ
い。
御部８を、第２の制御部として用いる例を説明し
たが、第１図における制御部４を、第２の制御部
として用い得ることはいうまでもない。また第１
の制御部として説明した文字発生器７は、書替え
可能なメモリを内蔵する他の装置であつてもよ
い。
さらに本発明における制御手段としては、プリ
ンタコントローラ８０に留まらず、データを自己
の装置内へ転送せしめるものであればよい。
ンタコントローラ８０に留まらず、データを自己
の装置内へ転送せしめるものであればよい。
以上のように本考案は、DMAチヤネルとDMA
制御部とを有しない装置間のデータ転送を可能と
する利点を有するものである。
制御部とを有しない装置間のデータ転送を可能と
する利点を有するものである。
第１図は本考案の一実施例を説明するブロツク
図、第２図は本考案の一実施例を説明するフロー
チヤート。第３図は要部詳細ブロツク図であり、
図中に用いた符号は次の通りである。 １は処理装置、２はメモリ（記憶部）、３は共
通バス、４，８は制御部（第２の制御部）、５，
９はDMA制御部、６は表示部、７は文字発生器
（第１の制御部）、１０はプリンタ、７０はCGメ
モリ、７１はフラグレジスタ、７２はアドレスカ
ウンタ、７３はライトコントローラ、８０はプリ
ンタコントローラ、８B1はフラグ、８B2はセレ
クタ、８B3はマルチプレクサ、ＡはDMA要求信
号、Ｂは判別部を示す。
図、第２図は本考案の一実施例を説明するフロー
チヤート。第３図は要部詳細ブロツク図であり、
図中に用いた符号は次の通りである。 １は処理装置、２はメモリ（記憶部）、３は共
通バス、４，８は制御部（第２の制御部）、５，
９はDMA制御部、６は表示部、７は文字発生器
（第１の制御部）、１０はプリンタ、７０はCGメ
モリ、７１はフラグレジスタ、７２はアドレスカ
ウンタ、７３はライトコントローラ、８０はプリ
ンタコントローラ、８B1はフラグ、８B2はセレ
クタ、８B3はマルチプレクサ、ＡはDMA要求信
号、Ｂは判別部を示す。
Claims (1)
- 共通バス３と、該共通バスに結ばれた記憶部２
と、前記共通バス３に結ばれデータ転送先を示す
第１、第２のフラグ情報及びDMA要求を発する
処理装置１と、前記共通バス３に結ばれ前記第１
のフラグ情報が設定されるフラグレジスタ７１及
び該第１のフラグ情報が第２の制御部８へ通ずる
手段を有する第１の制御部７と、前記共通バス３
に結ばれたDMA制御部９を有し前記第２のフラ
グ情報がフラグレジスタ８B1に設定され且つ
DMA要求を受けたとき前記記憶部２内のデータ
を自己の装置内へ転送せしめる制御手段及び前記
DMA要求を受けた際、前記第１の制御部７のフ
ラグレジスタ７１に前記第１のフラグ情報が設定
されているとき前記記憶部２内のデータの前記第
１の制御部７への転送を許容する通知情報を該第
１の制御部７へ通報する手段８B3を有する第２
の制御部８とを備えた情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7261085U JPS61655U (ja) | 1985-05-16 | 1985-05-16 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7261085U JPS61655U (ja) | 1985-05-16 | 1985-05-16 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61655U JPS61655U (ja) | 1986-01-06 |
| JPS6137085Y2 true JPS6137085Y2 (ja) | 1986-10-27 |
Family
ID=30611178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7261085U Granted JPS61655U (ja) | 1985-05-16 | 1985-05-16 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61655U (ja) |
-
1985
- 1985-05-16 JP JP7261085U patent/JPS61655U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61655U (ja) | 1986-01-06 |
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