JPS6134777A - メモリパツクを備えた電子機器 - Google Patents
メモリパツクを備えた電子機器Info
- Publication number
- JPS6134777A JPS6134777A JP15579384A JP15579384A JPS6134777A JP S6134777 A JPS6134777 A JP S6134777A JP 15579384 A JP15579384 A JP 15579384A JP 15579384 A JP15579384 A JP 15579384A JP S6134777 A JPS6134777 A JP S6134777A
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- JP
- Japan
- Prior art keywords
- voltage
- memory pack
- circuit
- slot
- electronic device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明はバックアップ用電源を内蔵してなるメモリパッ
クを備えた電子機器に関する。
クを備えた電子機器に関する。
［従来技術とその問題点］
バックアップ電源を内蔵した例えばＲＡＭカード等のメ
モリパックを記憶媒体とする電子機器に於いて、上記メ
モリパックは、記憶部が揮発性のメモリ素子で構成され
ていることから、内蔵バツテリイの電圧が動作を保証で
きる規定値以下になると、データ保存の信頼性が損われ
、従ってパック装着時に於いてデータエラー等の障害を
招く。
モリパックを記憶媒体とする電子機器に於いて、上記メ
モリパックは、記憶部が揮発性のメモリ素子で構成され
ていることから、内蔵バツテリイの電圧が動作を保証で
きる規定値以下になると、データ保存の信頼性が損われ
、従ってパック装着時に於いてデータエラー等の障害を
招く。
このため、従来では、上記したようなメモリパックに、
プログラム等、所定の情報を格納した後は、内蔵バツテ
リイの電圧チェックを定期的に行なう必要があり、この
電圧チェックを怠ると、内蔵ハッテリイの電圧低下によ
って、プログラム等の必要なデータが破壊され、以後、
当該メモリバックを用いての処理の実行が困ｆＩｌにな
るという問題が生じる。
プログラム等、所定の情報を格納した後は、内蔵バツテ
リイの電圧チェックを定期的に行なう必要があり、この
電圧チェックを怠ると、内蔵ハッテリイの電圧低下によ
って、プログラム等の必要なデータが破壊され、以後、
当該メモリバックを用いての処理の実行が困ｆＩｌにな
るという問題が生じる。
［発明の目的］
本発明は上記実情に鑑みなされたもので、メモリパック
使用の都度、内蔵バックアップ電源の電圧状態を使用者
に知らせる機能をもたせて、メモリパックのデータ保護
を確実に行なうことのできるようにしたメモリパックを
備えた電子機器を提供することを目的とする。
使用の都度、内蔵バックアップ電源の電圧状態を使用者
に知らせる機能をもたせて、メモリパックのデータ保護
を確実に行なうことのできるようにしたメモリパックを
備えた電子機器を提供することを目的とする。
［発明の要点］
本発明は、メモリパックがスロットに挿入されることに
よって、その装着メモリバックのバックアップ電源の電
圧状態を検出し、該電圧が基準電圧より低い際に、その
旨をメモリパックの離脱操作詩に、使用者に報知する機
構を設けて、メモリパック使用の都度、バックアップ電
源の電圧状態を使用者に知らせる構成としたもので、こ
れにより、メモリパックのデータ保護を確実に行なうこ
とができ、信頼性の高いメモリパック使用による処理動
作が確保できる。
よって、その装着メモリバックのバックアップ電源の電
圧状態を検出し、該電圧が基準電圧より低い際に、その
旨をメモリパックの離脱操作詩に、使用者に報知する機
構を設けて、メモリパック使用の都度、バックアップ電
源の電圧状態を使用者に知らせる構成としたもので、こ
れにより、メモリパックのデータ保護を確実に行なうこ
とができ、信頼性の高いメモリパック使用による処理動
作が確保できる。
［実施例］
以下図面を参照して本発明の一実施例を説明する。ここ
では、メモリパックをＲＡＭカードとし、このＲＡＭカ
ードを装着するためのスロットを２つ設けた構成を例に
とって示している。
では、メモリパックをＲＡＭカードとし、このＲＡＭカ
ードを装着するためのスロットを２つ設けた構成を例に
とって示している。
第１図（ａ）、（ｂ）はそれぞれ本発明の一実施例に於
ける装置の外観を示す斜視図であり、第２図は本発明の
一実施例に於ける要部の回路構成を示す回路ブロック図
である。第１図に於いて、１は装置本体、２は表示部、
３はアルファベットキー、４はテンキー、５ａ、 ５ｂ
はそれぞれバックアップ電源内蔵のＲＡＭカード６ａ、
６ｂが装着脱されるスロット（Ｓｌｏｔ） 、 ７ａ
、 ７ｂはこのスロット５ａ。
ける装置の外観を示す斜視図であり、第２図は本発明の
一実施例に於ける要部の回路構成を示す回路ブロック図
である。第１図に於いて、１は装置本体、２は表示部、
３はアルファベットキー、４はテンキー、５ａ、 ５ｂ
はそれぞれバックアップ電源内蔵のＲＡＭカード６ａ、
６ｂが装着脱されるスロット（Ｓｌｏｔ） 、 ７ａ
、 ７ｂはこのスロット５ａ。
５ｂに対応して説けられたＲＡへ４カートロツク用のロ
ックスイッチである。
ックスイッチである。
第２図に於いて、１１ａ 、 １１ｂは、それぞれ上記
スロワｈ５ａ、５ｂに対応して設けられた電圧検出回路
であり、対応するスロット５ａ、５ｂに挿入されたＲＡ
Ｍカード６ａ、 ６ｂの内蔵バックアップ電源電圧即ち
内蔵バッテリイの電圧Ｖａ、ｖ１）が予め設定された基
準電圧（Ｖｓ ）より低い際に、電圧低下状態を示す’
１ ” （ｈｉ！ｌｈ）レベルの検出信号を出力す
る。
スロワｈ５ａ、５ｂに対応して設けられた電圧検出回路
であり、対応するスロット５ａ、５ｂに挿入されたＲＡ
Ｍカード６ａ、 ６ｂの内蔵バックアップ電源電圧即ち
内蔵バッテリイの電圧Ｖａ、ｖ１）が予め設定された基
準電圧（Ｖｓ ）より低い際に、電圧低下状態を示す’
１ ” （ｈｉ！ｌｈ）レベルの検出信号を出力す
る。
１２ａ 、 １２ｂはそれぞれ対応するスロット５ａ、
５ｂへのＲＡＭカード６ａ、 ６１）の挿入・離脱操
作に伴い接点が切替えられるＲＡＭカードの確認スイッ
チであり、対応するスロット５ａ、５ｂにＲＡＭカード
６ａ、 ６１）が挿入されている際に可動接点ａが固定
接点すに接続され、対応するスロット５ａ、 ５ｂより
ＲＡＭカード６ａ、 ６ｂが抜き取られることによって
可動接点ａが固定接点Ｃに接続される。ここでは、可動
接点ａにＩＩ １１１レベルの信号が供給され、固定接
点すが抵抗Ｒを介して接地されていることから、固定接
点すは、ＲＡＭカード装着状態時に於いてｌｌ １ Ｉ
Ｉレレベとなり、ＲＡＭ力〜ドｌ！ｌｌｌ脱操作によっ
て゛０″レベルとなる。
５ｂへのＲＡＭカード６ａ、 ６１）の挿入・離脱操
作に伴い接点が切替えられるＲＡＭカードの確認スイッ
チであり、対応するスロット５ａ、５ｂにＲＡＭカード
６ａ、 ６１）が挿入されている際に可動接点ａが固定
接点すに接続され、対応するスロット５ａ、 ５ｂより
ＲＡＭカード６ａ、 ６ｂが抜き取られることによって
可動接点ａが固定接点Ｃに接続される。ここでは、可動
接点ａにＩＩ １１１レベルの信号が供給され、固定接
点すが抵抗Ｒを介して接地されていることから、固定接
点すは、ＲＡＭカード装着状態時に於いてｌｌ １ Ｉ
Ｉレレベとなり、ＲＡＭ力〜ドｌ！ｌｌｌ脱操作によっ
て゛０″レベルとなる。
１３ａ 、 １３ｂはそれぞれ対応する電圧検出回路１
１ａ 、 １１ｂの検出信号と対応する確認スイッチ１
２ａ。
１ａ 、 １１ｂの検出信号と対応する確認スイッチ１
２ａ。
１２ｂの固定接点すの信号とを受けるアンド回路であり
、対応する電圧検出回路１１ａ 、 １１ｂより電圧低
下状態を示す゛′１゛ルベルの検出信号が出力された際
に、該信号（” １ ” ）をＲＡＭカードの装着期間
に亙って出力する。
、対応する電圧検出回路１１ａ 、 １１ｂより電圧低
下状態を示す゛′１゛ルベルの検出信号が出力された際
に、該信号（” １ ” ）をＲＡＭカードの装着期間
に亙って出力する。
上記アン］・回路１３ａ 、 １３ｂ ｙの出力信号は
、それぞれ対応するロックスイッチ７ａ、 ７１１の固
定接点Ｃに接続される。上記ロックスイッチ７ａ、 ７
ｈは、カードロック状態にある際、可動接点ａが、常時
接地状態（“０゛ルベル状態）にある固定接点すに接続
され、カードのロック状態が解除された際、即ちオーブ
ン（ｏｐｅｎ）側に操作された際に、可動接点ａが上記
固定接点Ｃに接続される。従って、アンド回路１３ａ
、 １３ｂの出ノ〕信号は、対応するロックスイッチ７
ａ、 ７ｂがオーブン側に操作されて初めてロックスイ
ッチ７ａ、 ７ｂの可動接点ａより出力され、対応する
ロックスイッチ７ａ、 ７ｂがロック状態にある際はそ
の出力が禁止された状態となる。
、それぞれ対応するロックスイッチ７ａ、 ７１１の固
定接点Ｃに接続される。上記ロックスイッチ７ａ、 ７
ｈは、カードロック状態にある際、可動接点ａが、常時
接地状態（“０゛ルベル状態）にある固定接点すに接続
され、カードのロック状態が解除された際、即ちオーブ
ン（ｏｐｅｎ）側に操作された際に、可動接点ａが上記
固定接点Ｃに接続される。従って、アンド回路１３ａ
、 １３ｂの出ノ〕信号は、対応するロックスイッチ７
ａ、 ７ｂがオーブン側に操作されて初めてロックスイ
ッチ７ａ、 ７ｂの可動接点ａより出力され、対応する
ロックスイッチ７ａ、 ７ｂがロック状態にある際はそ
の出力が禁止された状態となる。
１４は上記ロックスイッチ７ａ、 ７ｂの可動接点ａの
信号を入力するオア回路である。
信号を入力するオア回路である。
１５は上記オア回路１４より゛″１１パレベル号を受け
ることによって駆動される電圧低下報知用のブザーであ
る。
ることによって駆動される電圧低下報知用のブザーであ
る。
ここで、第１図及び第２図を参照して一実施例の作用を
説明する。装置本体１のスロット５ａにＲＡＭカード６
ａが装着されると、確認スイッチ＋２８の可動接点ａが
固定接点・ｂに接続されて、該固定接点すより冑られる
” １ ”レベルの信号がアント回路１３ａに供給され
る。その後、オープン側にあるロックスイッチ７ａがロ
ック側に操作されてカー１〜ロツク状態となると、ロッ
クスイッチ７ａの可動接点ａが固定接点すに接続され、
可動接点ａか＋＋ Ｏｊｊレベルとなって、アンド回路
１３ａの出ツノが禁止された状態になる。この際、上記
したように、ロックスイッチ７ａがロック側に操作され
てカードロック状態となることにより、その旨の信号が
装置本体１内部のＣＰＵに通知されて、以後、装填され
たＲ Ａ Ｍカード６ａへのデータのリード／ライトが
実行されるが、これらの磯横並びに動作は本考案に直接
関係しないため、ここではその説明を省略する。
説明する。装置本体１のスロット５ａにＲＡＭカード６
ａが装着されると、確認スイッチ＋２８の可動接点ａが
固定接点・ｂに接続されて、該固定接点すより冑られる
” １ ”レベルの信号がアント回路１３ａに供給され
る。その後、オープン側にあるロックスイッチ７ａがロ
ック側に操作されてカー１〜ロツク状態となると、ロッ
クスイッチ７ａの可動接点ａが固定接点すに接続され、
可動接点ａか＋＋ Ｏｊｊレベルとなって、アンド回路
１３ａの出ツノが禁止された状態になる。この際、上記
したように、ロックスイッチ７ａがロック側に操作され
てカードロック状態となることにより、その旨の信号が
装置本体１内部のＣＰＵに通知されて、以後、装填され
たＲ Ａ Ｍカード６ａへのデータのリード／ライトが
実行されるが、これらの磯横並びに動作は本考案に直接
関係しないため、ここではその説明を省略する。
ロックスイッチ７ａがロック側に操作されてカードロッ
ク状態となり、対応する電圧検出回路１１ａに起動がか
けられることによって、上記スロット５ａに装填された
ＲＡＭカード６ａの内蔵バツテリイの電圧が塁準電圧（
Ｖ９）と比較される。
ク状態となり、対応する電圧検出回路１１ａに起動がか
けられることによって、上記スロット５ａに装填された
ＲＡＭカード６ａの内蔵バツテリイの電圧が塁準電圧（
Ｖ９）と比較される。
ここで、上記内蔵バツテリイの電圧Ｖａが予め設定され
た基準電圧（Ｖｓ ）より低い場合は、電圧低下状態を
示す” １ ” （ｈｉｇｈ）レベルの検出信号が出力
される。この際、確認スイッチ１２ａの固定接点すも“
１°ルベルとなっているため、上記電圧検出回路１１ａ
より出力された” １ ”レベルの電圧低下検出信号は
、アンド回路１３ａの出力端より出力されるが、この特
産では未だロックスイッチ７ａがロック状態にあり、そ
のスイッチの可動接点ａが固定接点すに接続された状態
にあることから、上記検出信号のブザー１５への出力は
禁止されている。
た基準電圧（Ｖｓ ）より低い場合は、電圧低下状態を
示す” １ ” （ｈｉｇｈ）レベルの検出信号が出力
される。この際、確認スイッチ１２ａの固定接点すも“
１°ルベルとなっているため、上記電圧検出回路１１ａ
より出力された” １ ”レベルの電圧低下検出信号は
、アンド回路１３ａの出力端より出力されるが、この特
産では未だロックスイッチ７ａがロック状態にあり、そ
のスイッチの可動接点ａが固定接点すに接続された状態
にあることから、上記検出信号のブザー１５への出力は
禁止されている。
その後、ＲＡＭカード６ａを用いた所定の動作を終了し
て、ＲＡＭカード６ａのロックを解除すべくロックスイ
ッチ７ａがオープン側へ切替操作されることによって、
当該スイッチの可動接点ａが固定接点Ｃに接続される。
て、ＲＡＭカード６ａのロックを解除すべくロックスイ
ッチ７ａがオープン側へ切替操作されることによって、
当該スイッチの可動接点ａが固定接点Ｃに接続される。
これによって、上記アンド回路１３ａより出力された１
１１ Ｉ＋レベルの電圧低下検出信号はオア回路１４を
介しブザー１５に供給される。ブザー１５はオア回路１
４を介して″１゛レベルの電圧低下検出信号を受けるこ
とによってドライブ制御され、ＲＡＭカード６ａの内蔵
バツテリイの電圧が低下していることを報知する。
１１ Ｉ＋レベルの電圧低下検出信号はオア回路１４を
介しブザー１５に供給される。ブザー１５はオア回路１
４を介して″１゛レベルの電圧低下検出信号を受けるこ
とによってドライブ制御され、ＲＡＭカード６ａの内蔵
バツテリイの電圧が低下していることを報知する。
このブザー１５による報知は、ロックスイッチ７ａが再
びカードロック状態に復帰されるか、又は、ＲＡＭカー
ド６ａがスロット５ａより引き扱かれることによって停
止する。即ち、使用者（ユーザ）は、上記ブザー１５の
報知音により、ＲＡＭカード６ａの内蔵バッテリイの電
圧が低下していることを知り、ＲＡＭカード６ａの記憶
データが必要であれば、再びロックスイッチ７ａをカー
ドロック状態として、ＲＡＭカード６ａの記憶データを
コピーライトし、又、ＲＡＭカード６ａの記憶データが
不要なものであれば、ＲＡＭカード６ａをスロット５ａ
より引き抜く。上記ロックスイッチ７ａが再びカードロ
ック状態に戻された際は、該スイッチ７ａの可動接点ａ
が固定接点すに切替えられて、上述したようにアンド回
路１３ａの出力が断たれ、又、ＲＡＭカード６ａがスロ
ット５ａから引き抜かれた際はアンド回路１３ａが閉じ
られて、何れの場合も電圧検出回路１１ａからの電圧低
下を示す゛１′ルベルの検出信号はブザー１５に供給さ
れず、従ってブザー１５の報知音が停止する。
びカードロック状態に復帰されるか、又は、ＲＡＭカー
ド６ａがスロット５ａより引き扱かれることによって停
止する。即ち、使用者（ユーザ）は、上記ブザー１５の
報知音により、ＲＡＭカード６ａの内蔵バッテリイの電
圧が低下していることを知り、ＲＡＭカード６ａの記憶
データが必要であれば、再びロックスイッチ７ａをカー
ドロック状態として、ＲＡＭカード６ａの記憶データを
コピーライトし、又、ＲＡＭカード６ａの記憶データが
不要なものであれば、ＲＡＭカード６ａをスロット５ａ
より引き抜く。上記ロックスイッチ７ａが再びカードロ
ック状態に戻された際は、該スイッチ７ａの可動接点ａ
が固定接点すに切替えられて、上述したようにアンド回
路１３ａの出力が断たれ、又、ＲＡＭカード６ａがスロ
ット５ａから引き抜かれた際はアンド回路１３ａが閉じ
られて、何れの場合も電圧検出回路１１ａからの電圧低
下を示す゛１′ルベルの検出信号はブザー１５に供給さ
れず、従ってブザー１５の報知音が停止する。
以上は、スロット５ａのみに対するＲＡＭカード６ａの
内蔵バツテリイチェックであったが、スロット５ｂに対
するＲＡＭカード６ｂの内蔵バッテリイチェックについ
ても全く同様であり、従ってここではその動作説明を省
略する。
内蔵バツテリイチェックであったが、スロット５ｂに対
するＲＡＭカード６ｂの内蔵バッテリイチェックについ
ても全く同様であり、従ってここではその動作説明を省
略する。
尚、上記した実施例に於いては、ＲＡＭカード挿入用の
２つのスロット５ａ、 ５ｂを持つ機器を例にとり、ス
ロット５ａ（又は５ｂ）に挿入されたＲＡＭカード６ａ
（６ｂ）の内蔵バッテリイ電圧低下状態を、ロックスイ
ッチ７ａ（７ｂ）がオープン側に操作されてから、ＲＡ
Ｍカード６ａ（６ｂ）がスロット５ａ（５ｂ）より引き
抜かれるまでの間（又はロックスイッチ７ａ（７ｂ）が
再びロック側に戻されるまでの間）、ブザー１５によっ
て報知する構成としたが、スロット数、取扱われるメモ
リパックの構成、報知のタイミング及び期間、報知手段
等は上記実施例に限らず、例えば４つのスロットを有し
、その一つのスロット５１に対応するロックスイッチ７
１がロック側からオープン側に操作された際に予め定め
られた一定の時間をもって報知音、及びランプ表示によ
り内蔵バッテリイの電圧低下を報知する手段、又はＲＡ
Ｍカード６１がスロット５１に挿入されて、ロックスイ
ッチ７１がロック側に操作された直後に於いても対応す
る電圧検出回路１１ｉに起動をかけて動作モードとし、
ＲＡＭカード６１の使用前に該カードの内蔵バッテリイ
の電圧低下状態を報知する構成としてもよい。
２つのスロット５ａ、 ５ｂを持つ機器を例にとり、ス
ロット５ａ（又は５ｂ）に挿入されたＲＡＭカード６ａ
（６ｂ）の内蔵バッテリイ電圧低下状態を、ロックスイ
ッチ７ａ（７ｂ）がオープン側に操作されてから、ＲＡ
Ｍカード６ａ（６ｂ）がスロット５ａ（５ｂ）より引き
抜かれるまでの間（又はロックスイッチ７ａ（７ｂ）が
再びロック側に戻されるまでの間）、ブザー１５によっ
て報知する構成としたが、スロット数、取扱われるメモ
リパックの構成、報知のタイミング及び期間、報知手段
等は上記実施例に限らず、例えば４つのスロットを有し
、その一つのスロット５１に対応するロックスイッチ７
１がロック側からオープン側に操作された際に予め定め
られた一定の時間をもって報知音、及びランプ表示によ
り内蔵バッテリイの電圧低下を報知する手段、又はＲＡ
Ｍカード６１がスロット５１に挿入されて、ロックスイ
ッチ７１がロック側に操作された直後に於いても対応す
る電圧検出回路１１ｉに起動をかけて動作モードとし、
ＲＡＭカード６１の使用前に該カードの内蔵バッテリイ
の電圧低下状態を報知する構成としてもよい。
［発明の効果コ
以上詳記したように本発明によれば、メモリバックがス
ロットに挿入されることによって、その装着メモリバッ
クのバックアップ電源の電圧状態を検出し、該電圧が基
準電圧より低い際に、その旨をメモリパックの離脱操作
時に、使用者に報知する機構を設けて、メモリバック使
用の都度、バックアップ電源の電圧状態を使用者に知ら
せる構成としたことにより、メモリパックのデータ保護
を確実に行なうことができ、信頼性の高いメモリバック
使用による処理動作が確保できる。
ロットに挿入されることによって、その装着メモリバッ
クのバックアップ電源の電圧状態を検出し、該電圧が基
準電圧より低い際に、その旨をメモリパックの離脱操作
時に、使用者に報知する機構を設けて、メモリバック使
用の都度、バックアップ電源の電圧状態を使用者に知ら
せる構成としたことにより、メモリパックのデータ保護
を確実に行なうことができ、信頼性の高いメモリバック
使用による処理動作が確保できる。
第１図は本発明の一実施例に於ける機器の外観を示す斜
視図、第２図は上記実施例に於ける回路構成を示す回路
ブロック図である。 １・・・装置本体、５ａ、 ５ｂ・・・スロット、６ａ
、 ６ｂ・・・ＲＡＭカード、７ａ、 ７ｂ−ｏ ｙク
スイッチ、１１ａ 、 １１ｂ・・・電圧検出回路、１
２ａ 、 １２ｂ・・・確認スイッチ、１３ａ 、 １
３ｂ・・・アンド回路、１４・・・オア回路、１５・・
・ブザー。
視図、第２図は上記実施例に於ける回路構成を示す回路
ブロック図である。 １・・・装置本体、５ａ、 ５ｂ・・・スロット、６ａ
、 ６ｂ・・・ＲＡＭカード、７ａ、 ７ｂ−ｏ ｙク
スイッチ、１１ａ 、 １１ｂ・・・電圧検出回路、１
２ａ 、 １２ｂ・・・確認スイッチ、１３ａ 、 １
３ｂ・・・アンド回路、１４・・・オア回路、１５・・
・ブザー。
Claims (7)
- （１）バックアップ電源を内蔵したメモリパックが挿脱
されるスロットを有してなる電子機器に於いて、前記ス
ロットに挿入されたメモリパックのバックアップ電源電
圧の低下を検出する電圧検出回路と、この電圧検出回路
の検出信号を前記メモリパックの離脱操作に伴い選択的
に出力する出力回路と、この出力回路より出力された電
圧低下状態を示す検出信号により動作する電圧低下報知
手段とを具備してなることを特徴としたメモリパックを
備えた電子機器。 - （２）前記電圧低下状態を特定可聴周波数の報知音にて
報知する特許請求の範囲第１項記載のメモリパックを備
えた電子機器。 - （３）前記電圧低下状態を特定の表示により報知する特
許請求の範囲第１項記載のメモリパックを備えた電子機
器。 - （４）前記電圧低下状態を特定の表示と報音とにより報
知する特許請求の範囲第１項記載のメモリパックを備え
た電子機器。 - （５）前記スロットの蓋部を有し、この蓋部が解放状態
となってから、前記メモリパックが前記スロットより抜
き取られるまでの間、前記出力回路が検出信号を出力す
る特許請求の範囲第１項記載のメモリパックを備えた電
子機器。 - （６）前記スロットの蓋部を有し、この蓋部が解放状態
となってから一定時間、前記出力回路が検出信号を出力
する特許請求の範囲第１項記載のメモリパックを備えた
電子機器。 - （７）複数のスロットを有し、各スロットそれぞれに前
記電圧検出回路を設けて、少なくとも何れか一方の電圧
検出回路より電圧低下状態を示す検出信号が出力された
際に、該検出信号を対応するメモリパックの離脱操作に
伴い前記出力回路より選択的に出力する特許請求の範囲
第１項記載のメモリパックを備えた電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59155793A JPH0640436B2 (ja) | 1984-07-26 | 1984-07-26 | メモリパツクを備えた電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59155793A JPH0640436B2 (ja) | 1984-07-26 | 1984-07-26 | メモリパツクを備えた電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6134777A true JPS6134777A (ja) | 1986-02-19 |
| JPH0640436B2 JPH0640436B2 (ja) | 1994-05-25 |
Family
ID=15613554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59155793A Expired - Fee Related JPH0640436B2 (ja) | 1984-07-26 | 1984-07-26 | メモリパツクを備えた電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0640436B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62154537U (ja) * | 1986-03-20 | 1987-10-01 | ||
| JPS62229312A (ja) * | 1986-03-28 | 1987-10-08 | Sharp Corp | Ｒａｍカ−ド着脱形コンピユ−タシステム |
| JPS6320228U (ja) * | 1986-07-22 | 1988-02-10 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5828761A (ja) * | 1981-08-14 | 1983-02-19 | Tamura Electric Works Ltd | 電子式キ−カ−ド装置 |
| JPS59101099A (ja) * | 1982-11-30 | 1984-06-11 | Sharp Corp | 記憶内容破壊検出装置 |
-
1984
- 1984-07-26 JP JP59155793A patent/JPH0640436B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5828761A (ja) * | 1981-08-14 | 1983-02-19 | Tamura Electric Works Ltd | 電子式キ−カ−ド装置 |
| JPS59101099A (ja) * | 1982-11-30 | 1984-06-11 | Sharp Corp | 記憶内容破壊検出装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62154537U (ja) * | 1986-03-20 | 1987-10-01 | ||
| JPS62229312A (ja) * | 1986-03-28 | 1987-10-08 | Sharp Corp | Ｒａｍカ−ド着脱形コンピユ−タシステム |
| JPS6320228U (ja) * | 1986-07-22 | 1988-02-10 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0640436B2 (ja) | 1994-05-25 |
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