JPH0640436B2 - メモリパツクを備えた電子機器 - Google Patents
メモリパツクを備えた電子機器Info
- Publication number
- JPH0640436B2 JPH0640436B2 JP59155793A JP15579384A JPH0640436B2 JP H0640436 B2 JPH0640436 B2 JP H0640436B2 JP 59155793 A JP59155793 A JP 59155793A JP 15579384 A JP15579384 A JP 15579384A JP H0640436 B2 JPH0640436 B2 JP H0640436B2
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- Japan
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- voltage
- memory pack
- card
- lock
- circuit
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Description
【発明の詳細な説明】 ［発明の技術分野］ 本発明はバックアップ用電源を内蔵してなるメモリパッ
クを備えた電子機器に関する。
クを備えた電子機器に関する。
［従来技術とその問題点］ バックアップ電源を内蔵した例えばＲＡＭカード等のメ
モリパックを記憶媒体とする電子機器に於いて、上記メ
モリパックは、記憶部が揮発性のメモリ素子で構成され
ていることから、内蔵バッテリィの電圧が動作を保証で
きる規定値以下になると、データ保存の信頼性が損わ
れ、従ってパック装着時に於いてデータエラー等の障害
を招く。
モリパックを記憶媒体とする電子機器に於いて、上記メ
モリパックは、記憶部が揮発性のメモリ素子で構成され
ていることから、内蔵バッテリィの電圧が動作を保証で
きる規定値以下になると、データ保存の信頼性が損わ
れ、従ってパック装着時に於いてデータエラー等の障害
を招く。
このため、従来では、上記したようなメモリパックに、
プログラム等、所定の情報を格納した後は、内蔵バッテ
リィの電圧チェックを定期的に行なう必要があり、この
電圧チェックを怠ると、内蔵バッテリィの電圧低下によ
って、プログラム等の必要なデータが破壊され、以後、
当該メモリパックを用いての処理の実行が困難になると
いう問題が生じる。
プログラム等、所定の情報を格納した後は、内蔵バッテ
リィの電圧チェックを定期的に行なう必要があり、この
電圧チェックを怠ると、内蔵バッテリィの電圧低下によ
って、プログラム等の必要なデータが破壊され、以後、
当該メモリパックを用いての処理の実行が困難になると
いう問題が生じる。
［発明の目的］ 本発明は上記実情に鑑みなされたもので、メモリパック
使用の都度、内蔵バックアップ電源の電圧状態を使用者
に知らせる機能をもたせて、メモリパックのデータ保護
を確実に行なうことのできるようにしたメモリパックを
備えた電子機器を提供することを目的とする。
使用の都度、内蔵バックアップ電源の電圧状態を使用者
に知らせる機能をもたせて、メモリパックのデータ保護
を確実に行なうことのできるようにしたメモリパックを
備えた電子機器を提供することを目的とする。
［発明の要点］ 本発明は、メモリパックがスロットに挿入されることに
よって、その装着メモリパックのバックアップ電源の電
圧状態を検出し、該電圧が基準電圧より低い際に、その
旨をメモリパックの離脱操作時に、使用者に報知する機
構を設けて、メモリパック使用の都度、バックアップ電
源の電圧状態を使用者に知らせる構成としたもので、こ
れにより、メモリパックのデータ保護を確実に行なうこ
とができ、信頼性の高いメモリパック使用による処理動
作が確保できる。
よって、その装着メモリパックのバックアップ電源の電
圧状態を検出し、該電圧が基準電圧より低い際に、その
旨をメモリパックの離脱操作時に、使用者に報知する機
構を設けて、メモリパック使用の都度、バックアップ電
源の電圧状態を使用者に知らせる構成としたもので、こ
れにより、メモリパックのデータ保護を確実に行なうこ
とができ、信頼性の高いメモリパック使用による処理動
作が確保できる。
［実施例］ 以下図面を参照して本発明の一実施例を説明する。ここ
では、メモリパックをＲＡＭカードとし、このＲＡＭカ
ードを装着するためのスロットを２つ設けた構成を例に
とって示している。
では、メモリパックをＲＡＭカードとし、このＲＡＭカ
ードを装着するためのスロットを２つ設けた構成を例に
とって示している。
第１図は本発明の一実施例に於ける装置の外観を示す斜
視図であり、第２図は本発明の一実施例に於ける要部の
回路構成を示す回路ブロック図である。第１図に於い
て、1 は装置本体、2 は表示部、3 はアルファベットキ
ー、4 はテンキー、5a，5bはそれぞれバックアップ電源
内蔵のＲＡＭカード6a，6bが装着脱されるスロット（sl
ot）、7a，7bはこのスロット5a，5bに対応して設けられ
たＲＡＭカードロック用のロックスイッチである。
視図であり、第２図は本発明の一実施例に於ける要部の
回路構成を示す回路ブロック図である。第１図に於い
て、1 は装置本体、2 は表示部、3 はアルファベットキ
ー、4 はテンキー、5a，5bはそれぞれバックアップ電源
内蔵のＲＡＭカード6a，6bが装着脱されるスロット（sl
ot）、7a，7bはこのスロット5a，5bに対応して設けられ
たＲＡＭカードロック用のロックスイッチである。
第２図に於いて、11a ，11b は、それぞれ上記スロット
5a，5bに対応して設けられた電圧検出回路であり、対応
するスロット5a，5bに挿入されたＲＡＭカード6a，6bの
内蔵バックアップ電源電圧、即ち内蔵バッテリィの電圧
Ｖａ，Ｖｂが予め設定された基準電圧（Ｖｓ）より低い
際に、電圧低下状態を示す“１”（high）レベルの検出
信号を出力する。
5a，5bに対応して設けられた電圧検出回路であり、対応
するスロット5a，5bに挿入されたＲＡＭカード6a，6bの
内蔵バックアップ電源電圧、即ち内蔵バッテリィの電圧
Ｖａ，Ｖｂが予め設定された基準電圧（Ｖｓ）より低い
際に、電圧低下状態を示す“１”（high）レベルの検出
信号を出力する。
12a ，12b はそれぞれ対応するスロット5a，5bへのＲＡ
Ｍカード6a，6bの挿入・離脱操作に伴い接点が切替えら
れるＲＡＭカードの確認スイッチであり、対応するスロ
ット5a，5bにＲＡＭカード6a，6bが挿入されている際に
可動接点ａが固定接点ｂに接続され、対応するスロット
5a，5bよりＲＡＭカード6a，6bが抜き取られることによ
って可動接点ａが固定接点ｃに接続される。ここでは、
可動接点ａに“１”レベルの信号が供給され、固定接点
ｂが抵抗Ｒを介して接地されていることから、固定接点
ｂは、ＲＡＭカード装着状態時に於いて“１”レベルと
なり、ＲＡＭカード離脱操作によって“０”レベルとな
る。
Ｍカード6a，6bの挿入・離脱操作に伴い接点が切替えら
れるＲＡＭカードの確認スイッチであり、対応するスロ
ット5a，5bにＲＡＭカード6a，6bが挿入されている際に
可動接点ａが固定接点ｂに接続され、対応するスロット
5a，5bよりＲＡＭカード6a，6bが抜き取られることによ
って可動接点ａが固定接点ｃに接続される。ここでは、
可動接点ａに“１”レベルの信号が供給され、固定接点
ｂが抵抗Ｒを介して接地されていることから、固定接点
ｂは、ＲＡＭカード装着状態時に於いて“１”レベルと
なり、ＲＡＭカード離脱操作によって“０”レベルとな
る。
13a ，13b はそれぞれ対応する電圧検出回路11a ，11b
の検出信号と対応する確認スイッチ12a ，12b の固定接
点ｂの信号とを受けるアンド回路であり、対応する電圧
検出回路11a ，11b より電圧低下状態を示す“１”レベ
ルの検出信号が出力された際に、該信号（“１”）をＲ
ＡＭカードの装着期間に亙って出力する。
の検出信号と対応する確認スイッチ12a ，12b の固定接
点ｂの信号とを受けるアンド回路であり、対応する電圧
検出回路11a ，11b より電圧低下状態を示す“１”レベ
ルの検出信号が出力された際に、該信号（“１”）をＲ
ＡＭカードの装着期間に亙って出力する。
上記アンド回路13a ，13b の出力信号は、それぞれ対応
するロックスイッチ7a，7bの固定接点ｃに接続される。
上記ロックスイッチ7a，7bは、カードロック状態にある
際、可動接点ａが、常時接地状態（“０”レベル状態）
にある固定接点ｂに接続され、カードのロック状態が解
除された際、即ちオープン（open）側に操作された際
に、可動接点ａが上記固定接点ｃに接続される。従っ
て、アンド回路13a ，13b の出力信号は、対応するロッ
クスイッチ7a，7bがオープン側に操作されて初めてロッ
クスイッチ7a，7bの可動接点ａより出力され、対応する
ロックスイッチ7a，7bがロック状態にある際はその出力
が禁止された状態となる。
するロックスイッチ7a，7bの固定接点ｃに接続される。
上記ロックスイッチ7a，7bは、カードロック状態にある
際、可動接点ａが、常時接地状態（“０”レベル状態）
にある固定接点ｂに接続され、カードのロック状態が解
除された際、即ちオープン（open）側に操作された際
に、可動接点ａが上記固定接点ｃに接続される。従っ
て、アンド回路13a ，13b の出力信号は、対応するロッ
クスイッチ7a，7bがオープン側に操作されて初めてロッ
クスイッチ7a，7bの可動接点ａより出力され、対応する
ロックスイッチ7a，7bがロック状態にある際はその出力
が禁止された状態となる。
14は上記ロックスイッチ7a，7bの可動接点ａの信号を入
力するオア回路である。
力するオア回路である。
15は上記オア回路14より“１”レベルの信号を受けるこ
とによって駆動される電圧低下報知用のブザーである。
とによって駆動される電圧低下報知用のブザーである。
ここで、第１図及び第２図を参照して一実施例の作用を
説明する。装置本体１のスロット5aにＲＡＭカード6aが
装着されると、確認スイッチ12a の可動接点ａが固定接
点ｂに接続されて、該固定接点ｂより得られる“１”レ
ベルの信号がアンド回路13a に供給される。その後、オ
ープン側にあるロックスイッチ7aがロック側に操作され
てカードロック状態となると、ロックスイッチ7aの可動
接点ａが固定接点ｂに接続され、可動接点ａが“０”レ
ベルとなって、アンド回路13a の出力が禁止された状態
になる。この際、上記したように、ロックスイッチ7aが
ロック側に操作されてカードロック状態となることによ
り、その旨の信号が装置本体１内部のＣＰＵに通知され
て、以後、装填されたＲＡＭカード6aへのデータのリー
ド／ライトが実行されるが、これらの機構並びに動作は
本考案に直接関係しないため、ここではその説明を省略
する。
説明する。装置本体１のスロット5aにＲＡＭカード6aが
装着されると、確認スイッチ12a の可動接点ａが固定接
点ｂに接続されて、該固定接点ｂより得られる“１”レ
ベルの信号がアンド回路13a に供給される。その後、オ
ープン側にあるロックスイッチ7aがロック側に操作され
てカードロック状態となると、ロックスイッチ7aの可動
接点ａが固定接点ｂに接続され、可動接点ａが“０”レ
ベルとなって、アンド回路13a の出力が禁止された状態
になる。この際、上記したように、ロックスイッチ7aが
ロック側に操作されてカードロック状態となることによ
り、その旨の信号が装置本体１内部のＣＰＵに通知され
て、以後、装填されたＲＡＭカード6aへのデータのリー
ド／ライトが実行されるが、これらの機構並びに動作は
本考案に直接関係しないため、ここではその説明を省略
する。
ロックスイッチ7aがロック側に操作されてカードロック
状態となり、対応する電圧検出回路11a に起動がかけら
れることによって、上記スロット5aに装填されたＲＡＭ
カード6aの内蔵バッテリィの電圧が基準電圧（Ｖｓ）と
比較される。
状態となり、対応する電圧検出回路11a に起動がかけら
れることによって、上記スロット5aに装填されたＲＡＭ
カード6aの内蔵バッテリィの電圧が基準電圧（Ｖｓ）と
比較される。
ここで、上記内蔵バッテリィの電圧Ｖａが予め設定され
た基準電圧（Ｖａ）より低い場合は、電圧低下状態を示
す“１”（high）レベルの検出信号が出力される。この
際、確認スイッチ12a の固定接点ｂも“１”レベルとな
っているため、上記電圧検出回路11a より出力された
“１”レベルの電圧低下検出信号は、アンド回路13a の
出力端より出力されるが、この時点では未だロックスイ
ッチ7aがロック状態にあり、そのスイッチの可動接点ａ
が固定接点ｂに接続された状態にあることから、上記検
出信号のブザー15への出力は禁止されている。
た基準電圧（Ｖａ）より低い場合は、電圧低下状態を示
す“１”（high）レベルの検出信号が出力される。この
際、確認スイッチ12a の固定接点ｂも“１”レベルとな
っているため、上記電圧検出回路11a より出力された
“１”レベルの電圧低下検出信号は、アンド回路13a の
出力端より出力されるが、この時点では未だロックスイ
ッチ7aがロック状態にあり、そのスイッチの可動接点ａ
が固定接点ｂに接続された状態にあることから、上記検
出信号のブザー15への出力は禁止されている。
その後、ＲＡＭカード6aを用いた所定の動作を終了し
て、ＲＡＭカード6aのロックを解除すべくロックスイッ
チ7aがオープン側へ切替操作されることによって、当該
スイッチの可動接点ａが固定接点ｃに接続される。これ
によって、上記アンド回路13a より出力された“１”レ
ベルの電圧低下検出信号はオア回路14を介しブザー15に
供給される。ブザー15はオア回路14を介して“１”レベ
ルの電圧低下検出信号を受けることによってドライブ制
御され、ＲＡＭカード6aの内蔵バッテリィの電圧が低下
していることを報知する。
て、ＲＡＭカード6aのロックを解除すべくロックスイッ
チ7aがオープン側へ切替操作されることによって、当該
スイッチの可動接点ａが固定接点ｃに接続される。これ
によって、上記アンド回路13a より出力された“１”レ
ベルの電圧低下検出信号はオア回路14を介しブザー15に
供給される。ブザー15はオア回路14を介して“１”レベ
ルの電圧低下検出信号を受けることによってドライブ制
御され、ＲＡＭカード6aの内蔵バッテリィの電圧が低下
していることを報知する。
このブザー15による報知は、ロックスイッチ7aが再びカ
ードロック状態に復帰されるか、又は、ＲＡＭカード6a
がスロット5aより引き抜かれることによって停止する。
即ち、使用者（ユーザ）は、上記ブザー15の報知音によ
り、ＲＡＭカード6aの内蔵バッテリィの電圧が低下して
いることを知り、ＲＡＭカード6aの記憶データが必要で
あれば、再びロックスイッチ7aをカードロック状態とし
て、ＲＡＭカード6aの記憶データをコピーライトし、
又、ＲＡＭカード6aの記憶データが不要なものであれ
ば、ＲＡＭカード6aをスロット5aより引き抜く。上記ロ
ックスイッチ7aが再びカードロック状態に戻された際
は、該スイッチ7aの可動接点ａが固定接点ｂに切替えら
れて、上述したようにアンド回路13a の出力が断たれ、
又、ＲＡＭカード6aがスロット5aから引き抜かれた際は
アンド回路13a が閉じられて、何れの場合も電圧検出回
路11a からの電圧低下を示す“１”レベルの検出信号は
ブザー15に供給されず、従ってブザー15の報知音が停止
する。
ードロック状態に復帰されるか、又は、ＲＡＭカード6a
がスロット5aより引き抜かれることによって停止する。
即ち、使用者（ユーザ）は、上記ブザー15の報知音によ
り、ＲＡＭカード6aの内蔵バッテリィの電圧が低下して
いることを知り、ＲＡＭカード6aの記憶データが必要で
あれば、再びロックスイッチ7aをカードロック状態とし
て、ＲＡＭカード6aの記憶データをコピーライトし、
又、ＲＡＭカード6aの記憶データが不要なものであれ
ば、ＲＡＭカード6aをスロット5aより引き抜く。上記ロ
ックスイッチ7aが再びカードロック状態に戻された際
は、該スイッチ7aの可動接点ａが固定接点ｂに切替えら
れて、上述したようにアンド回路13a の出力が断たれ、
又、ＲＡＭカード6aがスロット5aから引き抜かれた際は
アンド回路13a が閉じられて、何れの場合も電圧検出回
路11a からの電圧低下を示す“１”レベルの検出信号は
ブザー15に供給されず、従ってブザー15の報知音が停止
する。
以上は、スロット5aのみに対するＲＡＭカード6aの内蔵
バッテリィチェックであったが、スロット5bに対するＲ
ＡＭカード6bの内蔵バッテリィチェックについても全く
同様であり、従ってここではその動作説明を省略する。
バッテリィチェックであったが、スロット5bに対するＲ
ＡＭカード6bの内蔵バッテリィチェックについても全く
同様であり、従ってここではその動作説明を省略する。
尚、上記した実施例に於いては、ＲＡＭカード挿入用の
２つのスロット5a，5bを持つ機器を例にとり、スロット
5a（又は5b）に挿入されたＲＡＭカード6a（6b）の内蔵
バッテリィ電圧低下状態を、ロックスイッチ7a（7b）が
オープン側に操作されてから、ＲＡＭカード6a（6b）が
スロット5a（5b）より引き抜かれるまでの間（又はロッ
クスイッチ7a（7b）が再びロック側に戻されるまでの
間）、ブザー15によって報知する構成としたが、スロッ
ト数、取扱われるメモリパックの構成、報知のタイミン
グ及び期間、報知手段等は上記実施例に限らず、例えば
４つのスロットを有し、その一つのスロット5iに対応す
るロックスイッチ7iがロック側からオープン側に操作さ
れた際に予め定められた一定の時間をもって報知音、及
びランプ表示により内蔵バッテリィの電圧低下を報知す
る手段、又はＲＡＭカード6iがスロット5iに挿入され
て、ロックスイッチ7iがロック側に操作された直後に於
いても対応する電圧検出回路11i に起動をかけて動作モ
ードとし、ＲＡＭカード6iの使用前に該カードの内蔵バ
ッテリィの電圧低下状態を報知する構成としてもよい。
２つのスロット5a，5bを持つ機器を例にとり、スロット
5a（又は5b）に挿入されたＲＡＭカード6a（6b）の内蔵
バッテリィ電圧低下状態を、ロックスイッチ7a（7b）が
オープン側に操作されてから、ＲＡＭカード6a（6b）が
スロット5a（5b）より引き抜かれるまでの間（又はロッ
クスイッチ7a（7b）が再びロック側に戻されるまでの
間）、ブザー15によって報知する構成としたが、スロッ
ト数、取扱われるメモリパックの構成、報知のタイミン
グ及び期間、報知手段等は上記実施例に限らず、例えば
４つのスロットを有し、その一つのスロット5iに対応す
るロックスイッチ7iがロック側からオープン側に操作さ
れた際に予め定められた一定の時間をもって報知音、及
びランプ表示により内蔵バッテリィの電圧低下を報知す
る手段、又はＲＡＭカード6iがスロット5iに挿入され
て、ロックスイッチ7iがロック側に操作された直後に於
いても対応する電圧検出回路11i に起動をかけて動作モ
ードとし、ＲＡＭカード6iの使用前に該カードの内蔵バ
ッテリィの電圧低下状態を報知する構成としてもよい。
［発明の効果］ 以上詳記したように本発明によれば、メモリパックがス
ロットに挿入されることによって、その装着メモリパッ
クのバックアップ電源の電圧状態を検出し、該電圧が基
準電圧より低い際に、その旨をメモリパックの離脱操作
時に、使用者に報知する機構を設けて、メモリパック使
用の都度、バックアップ電源の電圧状態を使用者に知ら
せる構成としたことにより、メモリパックのデータ保護
を確実に行なうことができ、信頼性の高いメモリパック
使用による処理動作が確保できる。
ロットに挿入されることによって、その装着メモリパッ
クのバックアップ電源の電圧状態を検出し、該電圧が基
準電圧より低い際に、その旨をメモリパックの離脱操作
時に、使用者に報知する機構を設けて、メモリパック使
用の都度、バックアップ電源の電圧状態を使用者に知ら
せる構成としたことにより、メモリパックのデータ保護
を確実に行なうことができ、信頼性の高いメモリパック
使用による処理動作が確保できる。
第１図は本発明の一実施例に於ける機器の外観を示す斜
視図、第２図は上記実施例に於ける回路構成を示す回路
ブロック図である。 １……装置本体、5a，5b……スロット、6a，6b……ＲＡ
Ｍカード、7a，7b……ロックスイッチ、11a ，11b ……
電圧検出回路、12a ，12b ……確認スイッチ、13a ，13
b ……アンド回路、14……オア回路、15……ブザー。
視図、第２図は上記実施例に於ける回路構成を示す回路
ブロック図である。 １……装置本体、5a，5b……スロット、6a，6b……ＲＡ
Ｍカード、7a，7b……ロックスイッチ、11a ，11b ……
電圧検出回路、12a ，12b ……確認スイッチ、13a ，13
b ……アンド回路、14……オア回路、15……ブザー。
Claims (1)
- 【請求項１】バックアップ電源を内蔵したメモリパック
が挿脱されるスロットを有してなる電子機器に於いて、
前記スロットに挿入されたメモリパックのロック状態，
非ロック状態を択一的に決定するロックスイッチと、挿
入されたメモリパックのバックアップ電源電圧の低下を
検出する電圧検出回路と、前記ロックスイッチによりメ
モリパックが非ロック状態になされた際に前記電圧検出
回路の検出信号を出力する出力回路と、この出力回路よ
り出力された電圧低下状態を示す検出信号により動作す
る電圧低下報音手段とを備えたことを特徴とするメモリ
パックを備えた電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59155793A JPH0640436B2 (ja) | 1984-07-26 | 1984-07-26 | メモリパツクを備えた電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59155793A JPH0640436B2 (ja) | 1984-07-26 | 1984-07-26 | メモリパツクを備えた電子機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6134777A JPS6134777A (ja) | 1986-02-19 |
| JPH0640436B2 true JPH0640436B2 (ja) | 1994-05-25 |
Family
ID=15613554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59155793A Expired - Fee Related JPH0640436B2 (ja) | 1984-07-26 | 1984-07-26 | メモリパツクを備えた電子機器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0640436B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62154537U (ja) * | 1986-03-20 | 1987-10-01 | ||
| JPS62229312A (ja) * | 1986-03-28 | 1987-10-08 | Sharp Corp | Ｒａｍカ−ド着脱形コンピユ−タシステム |
| JPS6320228U (ja) * | 1986-07-22 | 1988-02-10 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5828761A (ja) * | 1981-08-14 | 1983-02-19 | Tamura Electric Works Ltd | 電子式キ−カ−ド装置 |
| JPS59101099A (ja) * | 1982-11-30 | 1984-06-11 | Sharp Corp | 記憶内容破壊検出装置 |
-
1984
- 1984-07-26 JP JP59155793A patent/JPH0640436B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6134777A (ja) | 1986-02-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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