JP2934693B2

JP2934693B2 - 携帯型電子機器のメモリ保護装置

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Publication number: JP2934693B2
Application number: JP4065983A
Authority: JP
Inventors: 康司矢部
Original assignee: Consejo Superior de Investigaciones Cientificas CSIC
Current assignee: Consejo Superior de Investigaciones Cientificas CSIC
Priority date: 1992-03-24
Filing date: 1992-03-24
Publication date: 1999-08-16
Anticipated expiration: 2014-08-16
Also published as: JPH05265879A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メイン電池の電圧が所
定値を下回ったときにバックアップ電池によってメモリ
（ＲＡＭ）の内容を保持するように構成した電子手帳の
ような携帯型電子機器におけるメモリ保護装置に関す
る。

【０００２】

【従来の技術】図３は携帯型電子機器の代表的な電気的
構成を示すブロック線図である。図３において、１はＣ
ＰＵ（中央演算処理装置）、２はＲＯＭ（リードオンリ
ーメモリ）、３はＲＡＭ（ランダムアクセスメモリ）、
４はキーボード、５は表示ドライバ、６は液晶の表示装
置、７は電圧検出器、８はメイン電池、９はバックアッ
プ電池である。

【０００３】図４は上記の携帯型電子機器の回路構成を
電源接続の面から見たものである。

【０００４】メイン電池８からダイオードＤ１を介して
ＣＰＵ１，ＲＯＭ２および表示ドライバ５に電源が供給
されている。また、ＲＡＭ３に対しては、メイン電池８
からダイオードＤ２を介して電源供給されているととも
に、バックアップ電池９からもダイオードＤ３を介して
電源供給されるようになっている。電圧検出器７はメイ
ン電池８の両端間に接続され、メイン電池８の電圧を検
出する。電圧検出器７は、検出電圧が所定値以上のとき
にはＣＰＵ１に対して検出出力信号Ｓ１として“Ｈ”レ
ベルを出力し、所定値を下回ったときには検出出力信号
Ｓ１として“Ｌ”レベルを出力するように構成されてい
る。１０はＣＰＵ１とＲＡＭ３との間に介挿されたメモ
リ保護回路である。

【０００５】図５はメモリ保護回路１０の具体的な回路
構成を示す。１１はＤ型フリップフロップ、１２はＡＮ
Ｄゲート、１３，１４はＮＡＮＤゲートである。

【０００６】このメモリ保護回路１０の動作を図６のタ
イミングチャートに従って説明する。

【０００７】〔１〕平常動作期間（図のＴ１）メイン電池８の電圧が所定値以上のときは、ダイオード
Ｄ２は導通するが、ダイオードＤ３は非導通の状態に保
たれ、ＲＡＭ３に対してはメイン電池８から電源が供給
される。バックアップ電池９からＲＡＭ３に対しては電
源供給は行われない。

【０００８】メイン電池８の電圧が所定値以上のとき、
電圧検出器７による検出出力信号Ｓ１は“Ｈ”レベルで
あり、これがＣＰＵ１に入力される。ＣＰＵ１は、
“Ｈ”レベルの検出出力信号Ｓ１を入力している間は、
メモリ保護回路１０に対しては何も行わない。すなわ
ち、フリップフロップ１１への書き込み信号Ｓ３が
“Ｈ”レベルを維持しているため、フリップフロップ１
１へのデータ信号Ｓ２の“Ｈ”，“Ｌ”のいかんにかか
わらず、フリップフロップ１１の／Ｑ出力端子（表記の
都合上、各符号の上に付けるべきローアクティブを示す
バーに代えて『／』を用い、／Ｑのように表す）から出
力される制御信号Ｓ４は“Ｈ”レベルを保っていること
になる。この制御信号Ｓ４はローアクティブであり、
“Ｈ”レベルのときは許可状態を意味する。つまり、フ
リップフロップ１１は、ＡＮＤゲート１２およびＮＡＮ
Ｄゲート１４に対して通過許可信号（Ｓ４＝“Ｈ”）を
与える。

【０００９】この通過許可状態で、“Ｈ”レベルのＯＮ
信号Ｓ７が入力されてくると、ＡＮＤゲート１２にはす
でに通過許可信号（Ｓ４＝“Ｈ”）が与えられているか
ら、ＡＮＤゲート１２の２入力がともに“Ｈ”レベルと
なって、ＡＮＤゲート１２からＣＰＵ１に対してハイア
クティブの電源ＯＮ信号Ｓ８が出力され、ＣＰＵ１がア
クティブとなる。

【００１０】また、ＣＰＵ１が“Ｈ”レベルのメモリセ
レクト信号Ｓ５を出力すると、ＮＡＮＤゲート１４には
すでに通過許可信号（Ｓ４＝“Ｈ”）が与えられている
から、ＮＡＮＤゲート１４の２入力がともに“Ｈ”レベ
ルとなって、ＮＡＮＤゲート１４からＲＡＭ３に対して
は、ローアクティブのＲＡＭセレクト信号Ｓ６として
“Ｌ”レベルが出力され、ＲＡＭ３が書き込みまたは読
み出しに対してアクティブとなる。

【００１１】〔２〕メモリ保護期間（図のＴ２）メイン電池８の電圧が所定値を下回ったとき、電圧検出
器７による検出出力信号Ｓ１は“Ｌ”レベルに反転し、
これがＣＰＵ１に入力される。ＣＰＵ１は、“Ｌ”レベ
ルの検出出力信号Ｓ１を入力すると、データ信号Ｓ２と
して“Ｈ”レベルを出力するとともに、書き込み信号Ｓ
３として“Ｌ”レベルのパルス信号を出力する。このＣ
ＰＵ１の動作はソフト的なものである。上記の結果、書
き込み信号Ｓ３の立ち上がりのタイミングで、フリップ
フロップ１１の／Ｑ出力である制御信号Ｓ４が“Ｈ”レ
ベルから“Ｌ”レベルに反転する。すなわち、フリップ
フロップ１１からＡＮＤゲート１２およびＮＡＮＤゲー
ト１４に対して通過禁止信号（Ｓ４＝“Ｌ”）が与えら
れる。

【００１２】このようにＮＡＮＤゲート１４に通過禁止
信号（Ｓ４＝“Ｌ”）が与えられているので、ＮＡＮＤ
ゲート１４に対してたとえＣＰＵ１から“Ｈ”レベルの
メモリセレクト信号Ｓ５が出力されても、ＮＡＮＤゲー
ト１４からのＲＡＭセレクト信号Ｓ６は“Ｈ”レベルを
保つ。ＲＡＭセレクト信号Ｓ６はローアクティブである
から、ＲＡＭ３はインアクティブな状態となり、書き込
みまたは読み出しのアクセスは不能となる。

【００１３】ただし、メイン電池８の電圧が所定値を下
回ると、バックアップ電池９の電圧の方が打ち勝つよう
になり、ダイオードＤ２が非導通となる代わりにダイオ
ードＤ３が導通状態となって、ＲＡＭ３に対してはバッ
クアップ電池９から電源が供給されることとなる。した
がって、ＲＡＭ３に記憶されている内容はそのまま保持
されることとなる。

【００１４】また、ＡＮＤゲート１２に通過禁止信号
（Ｓ４＝“Ｌ”）が与えられているから、ＡＮＤゲート
１２に対してたとえ“Ｈ”レベルのＯＮ信号Ｓ７が入力
されてきても、ＡＮＤゲート１２からの電源ＯＮ信号Ｓ
８は“Ｌ”レベルを保つ。このようにＣＰＵ１の動作を
禁止するのは、次の理由による。

【００１５】もしＣＰＵ１が動作した場合、その電源は
メイン電池８からのものであって、メイン電池８の電圧
が所定値を下回っているために、ＣＰＵ１が暴走するお
それがある。ＣＰＵ１が暴走した場合、メモリ保護回路
１０におけるフリップフロップ１１をクリアして制御信
号Ｓ４を不測に“Ｈ”レベルに戻し、さらに“Ｈ”レベ
ルのメモリセレクト信号Ｓ５を出力してＲＡＭ３に不測
の書き込み（メモリ化け）を起こしたり、不測にオール
クリアしてしまったりするおそれがある。このようなＲ
ＡＭ３の不測のメモリ化けやオールクリアを防止するた
めに、電源ＯＮ信号Ｓ８を“Ｌ”レベルに保ってＣＰＵ
１の動作を禁止しているのである。

【００１６】〔３〕メモリ保護回路１０のリセット（時
刻ｔ₁）出力電圧が所定値を下回ったメイン電池８を新しい電池
と交換する。交換後のメイン電池８の電圧は所定値以上
に回復するため、電圧検出器７は“Ｈ”レベルの検出出
力信号Ｓ１をＣＰＵ１およびＮＡＮＤゲート１３に対し
て出力する。この状態となった後に“Ｈ”レベルのパル
ス状のリセット信号Ｓ９を印加すると、フリップフロッ
プ１１がクリアされ、制御信号Ｓ４が“Ｌ”レベルから
“Ｈ”レベルへと戻る。すなわち、フリップフロップ１
１からＡＮＤゲート１２およびＮＡＮＤゲート１４に対
して与えられる信号が通過禁止信号（Ｓ４＝“Ｌ”）か
ら通過許可信号（Ｓ４＝“Ｈ”）に復帰する。

【００１７】これによって、ＡＮＤゲート１２およびＮ
ＡＮＤゲート１４の各１入力が“Ｈ”レベルとなるた
め、ＯＮ信号Ｓ７を有効化してＣＰＵ１にハイアクティ
ブの電源ＯＮ信号Ｓ８を印加することができるととも
に、メモリセレクト信号Ｓ５を有効化してＲＡＭ３にロ
ーアクティブのＲＡＭセレクト信号Ｓ６を加えることが
できるようになる。

【００１８】

【発明が解決しようとする課題】上述した従来のメモリ
保護装置にあっては、メモリ保護回路１０を働かせるた
めには、ＣＰＵ１が電圧検出器７からの検出出力信号Ｓ
１を読み込み、かつ、メモリ保護回路１０におけるフリ
ップフロップ１１に対して、データ信号Ｓ２と書き込み
信号Ｓ３とによって検出状況を書き込むというソフトウ
ェアの介在を必要としている。

【００１９】そのため、もし、ＣＰＵ１が暴走を起こし
ている状況下においてメイン電池８の電圧が所定値を下
回った場合には、メモリ保護回路１０は本来の機能を全
く果たさなくなってしまうおそれがある。

【００２０】また、電池は、その特性上、消費電流の減
少ないし電流消費の停止に伴って電池電圧が回復して上
昇することがある。メモリ保護回路１０が働いて機器の
動作を停止させた場合でも、もし、メイン電池８の電圧
が所定値以上に回復したときにリセット信号Ｓ９が入力
されてメモリ保護回路１０がリセットされると、電源Ｏ
Ｎ信号Ｓ８が出力されてＣＰＵ１が暴走するおそれがあ
る。

【００２１】あるいは、メモリ保護回路１０が働く前に
メイン電池８の電圧が極端に低下しているときは、検出
出力信号Ｓ１が“Ｌ”レベルとなることでメモリ保護回
路１０が機能すべきであるにもかかわらず、ＣＰＵ１が
正常に機能しないためにメモリ保護回路１０の機能が不
安定になる可能性も出てくる。

【００２２】以上のように従来のメモリ保護装置の場合
には、メモリ保護の機能が不充分で、不測のメモリ化け
やオールクリアを生じるおそれがあった。

【００２３】本発明は、このような事情に鑑みて創案さ
れたものであって、ソフトウェアが暴走を起こしていて
もメイン電池が所定値を下回ったときは所期通りメモリ
保護機能を働かせるとともに、メモリ保護機能が働いた
後は電池交換等により電池電圧が充分に上昇して確かな
レベルまで回復しない限りメモリ保護機能を解除させな
いようにして、メモリ保護を確実なものにすることを目
的とする。

【００２４】

【課題を解決するための手段】本発明は、メイン電池の
電圧が所定値を下回ったときバックアップ電池によって
ＲＡＭの内容を保持するように構成された携帯型電子機
器のメモリ保護装置であって、ＣＰＵからのＲＡＭセレ
クト信号を通過させるゲートと、ＣＰＵに対する電源Ｏ
Ｎ信号を通過させるゲートと、前記メイン電池の電圧を
検出する電圧検出器と、この電圧検出器の検出出力をラ
ッチするもので前記両ゲートに対して検出出力が正常の
ときは通過許可信号を、異常のときは通過禁止信号を与
えるフリップフロップと、このフリップフロップの出力
を前記電圧検出器に帰還してこの電圧検出器の検出出力
が反転するときの電圧にヒステリシスをもたせるヒステ
リシス回路とを備えたことを特徴とするものである。

【００２５】

【作用】メイン電池の電圧が所定値を下回ったときにＲ
ＡＭに対する書き込み，消去を禁止するとともにＣＰＵ
の動作を停止させるための方式として、ソフトウェアを
介在させることなくハードウェアだけで実現するように
構成してあるので、たとえソフトウェアが暴走している
状態でメイン電池が所定値を下回ったとしても、所期通
り確実にメモリ保護機能を働かせることができる。ま
た、電圧検出器の検出出力を反転させるときの電圧にヒ
ステリシスをもたせてあるから、電池の特性上、メイン
電池からの出力停止に伴ってその電圧が多少回復するよ
うなことがあっても、電圧検出器の検出出力が不安定的
に反転することはなく、上記のメモリ保護機能は解除さ
れない。

【００２６】メモリ保護機能を解除するのは、すなわ
ち、検出出力が反転してＣＰＵの起動やＲＡＭへのアク
セスを許可するようになるのは、電池交換やＡＣアダプ
タの使用などを行ってメイン電池の電圧が確かなレベル
まで充分に上昇回復したときに限る。したがって、メモ
リ保護を確かなものにすることができる。

【００２７】

【実施例】以下、本発明に係る携帯型電子機器のメモリ
保護装置の一実施例を図面に基づいて詳細に説明する。

【００２８】図１は携帯型電子機器（電子手帳）のメモ
リ保護装置の主要部の構成を示すブロック回路図であ
る。

【００２９】図１において、２０はメモリ保護回路、２
１はＤ型フリップフロップ、２２はバッファ、２３，２
４，２５はインバータ、２６はＡＮＤゲート、２７はＮ
ＡＮＤゲート、Ｒ１，Ｒ２は分圧用抵抗器である。２８
は分圧用抵抗器Ｒ１，Ｒ２から構成されたヒステリシス
回路である。

【００３０】メイン電池８とダイオードＤ２との接続点
と、フリップフロップ２１の／Ｑ出力端子との間に分圧
用抵抗器Ｒ１，Ｒ２が挿入されている。ヒステリシス回
路２８を構成する分圧用抵抗器Ｒ１，Ｒ２の抵抗分割点
に電圧検出器７の電源端子が接続されている。電圧検出
器７に対する入力電圧をＶ_D、入力電流をＩ_Dとする。
電圧検出器７における検出出力信号Ｓ１の出力端子がバ
ッファ２２およびインバータ２３を介してフリップフロ
ップ２１のクロック入力端子に接続されているととも
に、同じ出力端子がインバータ２４を介してフリップフ
ロップ２１のリセット端子に接続されている。

【００３１】フリップフロップ２１のデータ入力端子は
２つのダイオードＤ２，Ｄ３のカソード共通接続点に接
続されている。フリップフロップ２１における制御信号
Ｓ１０を出力する／Ｑ出力端子は、ＡＮＤゲート２６の
一方の入力端子とＮＡＮＤゲート２７の一方の入力端子
に接続されている。ＡＮＤゲート２６の他方の入力端子
には電源ＯＮ信号Ｓ８（図５参照）が入力されるように
なっている。また、ＮＡＮＤゲート２７の他方の入力端
子にはインバータ２５を介してＲＡＭセレクト信号Ｓ６
（図５参照）が入力されるようになっている。そして、
ＡＮＤゲート２６によって作られる新たな電源ＯＮ信号
Ｓ８′がＣＰＵ１のストップ端子に入力されるように構
成され、ＮＡＮＤゲート２７によって作られる新たなＲ
ＡＭセレクト信号Ｓ６′がＲＡＭ３のイネーブル端子に
接続されている。

【００３２】以上のように、メモリ保護回路２０は、分
圧用抵抗器Ｒ１，Ｒ２（ヒステリシス回路２８）、電圧
検出器７、フリップフロップ２１、バッファ２２、イン
バータ２３，２４，２５、ＡＮＤゲート２６およびＮＡ
ＮＤゲート２７をもって構成されている。

【００３３】その他の構成は従来例と同様である。すな
わち、図３，図４，図５の回路構成はそのまま本発明の
実施例にも適用されるものである。換言すれば、本実施
例は、従来例の図３〜図５の回路構成に加えて図１の回
路構成を有するものとして構成されたものである。メイ
ン電池８の電圧が所定値を下回ったときにＲＡＭ３に対
する書き込み，消去を禁止するとともにＣＰＵ１の動作
を停止させるための方式として、従来例がソフトウェア
のみに頼っていたのに対し、本実施例ではソフトウェア
に加えて図１に示すハードウェアによっても制御するよ
うに構成したのである。

【００３４】電圧検出器７は、それの電源端子が分圧用
抵抗器Ｒ１，Ｒ２の抵抗分割点に接続され、フリップフ
ロップ２１の／Ｑ出力端子が分圧用抵抗器Ｒ１，Ｒ２に
帰還接続されていることから、その検出出力信号Ｓ１が
反転するときの電圧にヒステリシスがもたらされてい
る。すなわち、分圧用抵抗器Ｒ１，Ｒ２がヒステリシス
回路２８を構成している。

【００３５】電圧検出器７が本来的に有しているスレッ
ショルド電圧をＶ_Hとする。図２に示すように、電圧検
出器７は、図５に示すメモリ保護回路１０において制御
信号Ｓ４を通過許可信号（Ｓ４＝“Ｈ”）から通過禁止
信号（Ｓ４＝“Ｌ”）に反転するときのソフト式保護電
圧Ｖ_Sよりも僅かに低いハード式保護電圧Ｖ_H1と、ソフ
ト式保護電圧Ｖ_Sよりも充分に高いハード式保護解除電
圧Ｖ_H2との間でヒステリシスをもつ。なお、このヒステ
リシスはメイン電池８の出力電圧Ｖ_MAINに換算してのも
のである。

【００３６】すなわち、いま、フリップフロップ２１の
／Ｑ出力である制御信号Ｓ１０が“Ｈ”レベルであると
する。すると、分圧用抵抗器Ｒ２には電流が流れないか
ら、電圧検出器７に印加される入力電圧Ｖ_Dは、Ｖ_D＝Ｖ_MAIN−Ｒ１・Ｉ_D となる。しかし、入力電流Ｉ_Dは充分に小さいから無視
することができ、結局、Ｖ_D＝Ｖ_MAIN となる。そして、これは、電圧検出器７のスレッショル
ド電圧Ｖ_Hと実質的に等しくなる。これをＶ_H1とおき、
ハード式保護電圧とする。ただし、このハード式保護電
圧Ｖ_H1は、（−Ｒ１・Ｉ_D）の分だけソフト式保護電圧
Ｖ_Sよりも僅かに小さくなる。

【００３７】以上のことから、メイン電池８の出力電圧
Ｖ_MAINが次第に低下してきた場合に、電圧検出器７の検
出出力信号Ｓ１が“Ｈ”レベルから“Ｌ”レベルへと反
転するときの出力電圧Ｖ_MAINは、Ｖ_MAIN＝Ｖ_D＝Ｖ_H＝Ｖ_H1 となる。

【００３８】次に、ハード式保護解除電圧Ｖ_H2について
見てみる。これは、フリップフロップ２１からの制御信
号Ｓ１０が“Ｈ”レベルから“Ｌ”レベルに反転すると
きのメイン電池８の出力電圧Ｖ_MAINである。制御信号Ｓ
１０が“Ｌ”レベルのとき、両方の分圧用抵抗器Ｒ１，
Ｒ２に電流が流れる。このときの電圧検出器７に印加さ
れる入力電圧Ｖ_Dは、メイン電池８の出力電圧Ｖ_MAINの
分圧用抵抗器Ｒ１，Ｒ２で分圧したものとなり、それ
は、Ｖ_D＝｛Ｒ２／（Ｒ１＋Ｒ２）｝・Ｖ_MAIN である。そして、このときのメイン電池８の出力電圧Ｖ
_MAINがハード式保護解除電圧Ｖ_H2である。つまり、Ｖ_D＝｛Ｒ２／（Ｒ１＋Ｒ２）｝・Ｖ_H2 である。

【００３９】以上のことから、メイン電池８の出力電圧
Ｖ_MAINの大幅な低下のためにＣＰＵ１の動作が一旦停止
した後（このときＲＡＭ３はバックアップ電池９によっ
てバックアップされる）、ＣＰＵ１が再び動作可能とな
るのに必要となるメイン電池８の出力電圧Ｖ_MAINは、Ｖ_MAIN＝｛１＋（Ｒ１／Ｒ２）｝・Ｖ_D＝Ｖ_H2 となる。

【００４０】（Ｒ１／Ｒ２）を比較的大きくするように
分圧用抵抗器Ｒ１，Ｒ２の抵抗値を調整すれば、ハード
式保護解除電圧Ｖ_H2をハード式保護電圧Ｖ_H1に比べて充
分に高くでき、これによって、ハード式保護電圧Ｖ_H1と
ハード式保護解除電圧Ｖ_H2との間にヒステリシスをもた
せることができるのである。

【００４１】ここで、ハード式保護解除電圧Ｖ_H2を高く
設定するのは、出力電圧Ｖ_MAINが所定値を下回ったメイ
ン電池８を新しいものと交換したり、あるいは、ＡＣア
ダプタを用いることを想定している。

【００４２】〔１〕平常動作期間（図６のＴ１を参照）メイン電池８の出力電圧Ｖ_MAINがハード式保護電圧Ｖ_H1
以上のとき、すなわち、Ｖ_MAIN≧Ｖ_H1 のとき、電圧検出器７の検出出力信号Ｓ１は“Ｈ”レベ
ルとなる。これがインバータ２４で反転され“Ｌ”レベ
ルとなってフリップフロップ２１のリセット端子に印加
されるから、フリップフロップ２１はリセットされ、／
Ｑ出力端子からの制御信号Ｓ１０は“Ｈ”レベルの通過
許可信号（Ｓ１０＝“Ｈ”）となる。

【００４３】すると、電源ＯＮ信号Ｓ８がＡＮＤゲート
２６をそのまま通過し、ハイアクティブの電源ＯＮ信号
Ｓ８′としてＣＰＵ１に伝達される。また、ＲＡＭセレ
クト信号Ｓ６がＮＡＮＤゲート２７をそのまま通過し、
ローアクティブのＲＡＭセレクト信号Ｓ６′としてＲＡ
Ｍ３に与えられる。

【００４４】〔２〕メモリ保護期間（図６のＴ２を参
照）メイン電池８の出力電圧Ｖ_MAINがソフト式保護電圧Ｖ_S
を下回ったとき、従来例と同様にソフトウェアによるメ
モリ保護機能が働いて、ＲＡＭ３に対するアクセスを禁
止するとともに、ＣＰＵ１の動作を停止する。

【００４５】しかし、何らかの要因によってＣＰＵ１が
暴走し、ソフトウェアによるメモリ保護機能が働かなか
ったとする。すると、メイン電池８の出力電圧Ｖ_MAINが
ハード式保護電圧Ｖ_H1を下回るようになる（Ｖ_MAIN＜Ｖ
_H1）。

【００４６】すると、電圧検出器７の検出出力信号Ｓ１
が“Ｌ”レベルに反転し、フリップフロップ２１のリセ
ット端子は“Ｈ”レベルになると同時に、クロック入力
端子が“Ｈ”レベルに反転する。フリップフロップ２１
のデータ入力端子にはバックアップ電池９からの出力電
圧Ｖ_Bakである“Ｈ”レベルが印加されているから、ク
ロック入力端子の“Ｈ”レベルへの立ち上がりのタイミ
ングで制御信号Ｓ１０が“Ｌ”レベルに反転する。すな
わち、通過禁止信号（Ｓ１０＝“Ｌ”）となり、ＡＮＤ
ゲート２６およびＮＡＮＤゲート２７が強制的に非導通
状態にロックされる。

【００４７】したがって、ＲＡＭセレクト信号Ｓ６はＮ
ＡＮＤゲート２７を通過せず、ローアクティブのＲＡＭ
セレクト信号Ｓ６′は“Ｈ”レベルとなって、ＲＡＭ３
へのアクセスを禁止する。また、電源ＯＮ信号Ｓ８はＡ
ＮＤゲート２６を通過せず、ハイアクティブの電源ＯＮ
信号Ｓ８′は“Ｌ”レベルとなって、ＣＰＵ１の起動を
阻止する。

【００４８】つまり、ソフトウェアを介在させることな
く、ハードウェアだけで構成されたメモリ保護回路２０
によってメモリ保護機能が所期通り働かせることがで
き、ＲＡＭ３の内容を正常に保持して、メモリ化けやオ
ールクリアから免れるのである。

【００４９】〔３〕メモリ保護回路２０のリセット（図
６の時刻ｔ₁参照）電源供給遮断後のメイン電池８からの電流流出がなくな
るので、電池の特性上、その出力電圧Ｖ_MAINがハード式
保護電圧Ｖ_H1以上に回復したとする。ただし、ハード式
保護解除電圧Ｖ_H2よりも低いとする。このときは、フリ
ップフロップ２１からの制御信号Ｓ１０は“Ｌ”レベル
の状態を保ち、メモリ保護機能が継続する。すなわち、
メモリ保護機能が不安定要素を含んだ状態で解除される
ことを禁じることができる。

【００５０】もし、不安定要素を含んだまま解除される
と、制御信号Ｓ１０が“Ｈ”，“Ｌ”，“Ｈ”，“Ｌ”
を繰り返すので、ＲＡＭ３の内容が化けたり消失してし
まったりするが、このような危険性を回避しているので
ある。

【００５１】さて、電圧降下したメイン電池８を新しい
ものと交換したり、メイン電池８の代わりにＡＣアダプ
タを使用した結果、出力電圧Ｖ_MAINがハード式保護解除
電圧Ｖ_H2以上になったとする（Ｖ_MAIN≧Ｖ_H2）。

【００５２】すると、電圧検出器７の検出出力信号Ｓ１
が“Ｌ”レベルから再び“Ｈ”レベルに反転し、フリッ
プフロップ２１にリセットがかかって、／Ｑ出力端子か
らの制御信号Ｓ１０が“Ｈ”レベルに復帰する。これに
よって、ＣＰＵ１の起動およびＲＡＭ３へのアクセスが
可能となる。出力電圧Ｖ_MAINがハード式保護解除電圧Ｖ
_H2以上となっているので何ら支障がないからである。

【００５３】

【発明の効果】以上のように、本発明によれば、メイン
電池電圧が所定値を下回ったときのメモリ保護機能を、
ソフトウェアを介在させることなくハードウェアだけで
実現したので、たとえＣＰＵが暴走していてもメモリ保
護機能を所期通り良好に働かせることができる。また、
電圧検出器の出力反転にヒステリシスをもたせたので、
電池交換やＡＣアダプタの使用などを行ってメイン電池
の電圧が確かなレベルまで充分に上昇回復するまでは、
メモリ保護機能を解除することがなく、したがって、メ
モリ保護をより完全な状態に近づけることができるよう
になった。

【図面の簡単な説明】

【図１】本発明の一実施例に係る携帯型電子機器（電子
手帳）のメモリ保護装置の主要部の構成を示すブロック
回路図である。

【図２】実施例における電圧検出器のヒステリシスを示
す動作電位図である。

【図３】携帯型電子機器の代表的な電気的構成を示すブ
ロック線図である。

【図４】携帯型電子機器の回路構成を電源接続の面から
みたブロック回路図である。

【図５】従来例に係るメモリ保護回路の具体的な回路構
成図である。

【図６】従来例の動作説明に供するタイミングチャート
である。

【符号の説明】１ＣＰＵ３ＲＡＭ７電圧検出器８メイン電池９バックアップ電池２０メモリ保護回路２１フリップフロップ２６ＡＮＤゲート２７ＮＡＮＤゲート２８ヒステリシス回路Ｒ１，Ｒ２分圧用抵抗器Ｓ１検出出力信号Ｓ６，Ｓ６′ ＲＡＭセレクト信号Ｓ８，Ｓ８′ 電源ＯＮ信号Ｓ１０制御信号（Ｓ１０＝“Ｈ”：通過許可信号）（Ｓ１０＝“Ｌ”：通過禁止信号）Ｖ_MAIN メイン電池の出力電圧Ｖ_Bak バックアップ電池の出力電圧Ｖ_D 電圧検出器の入力電圧Ｖ_H1 ハード式保護電圧Ｖ_H2 ハード式保護解除電圧

Claims

(57)【特許請求の範囲】

【請求項１】メイン電池の電圧が所定値を下回ったと
きバックアップ電池によってＲＡＭの内容を保持するよ
うに構成された携帯型電子機器のメモリ保護装置であっ
て、ＣＰＵからのＲＡＭセレクト信号を通過させるゲート
と、ＣＰＵに対する電源ＯＮ信号を通過させるゲートと、前記メイン電池の電圧を検出する電圧検出器と、この電圧検出器の検出出力をラッチするもので前記両ゲ
ートに対して検出出力が正常のときは通過許可信号を、
異常のときは通過禁止信号を与えるフリップフロップ
と、このフリップフロップの出力を前記電圧検出器に帰還し
てこの電圧検出器の検出出力が反転するときの電圧にヒ
ステリシスをもたせるヒステリシス回路とを備えたこと
を特徴とする携帯型電子機器のメモリ保護装置。