JPH04178854A - メモリ保護機能を有する電子機器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、書き換え可能なメモリに格納されたデータを
保護する機能を備えた電子機器に関する。

［従来の技術］ 第６図はこの種の電子機器の一例である電子手帳の主要
部分の回路構成図を示している。

同図において、動作用電池１０はこの電子手帳の電源で
あり、その負極はグランドに、正極はダイオードＤ１を
通じて電源線１１に接続されている。そしてＬＳＩ（大
規模集積回路）１２、ＣＰＵ　（中央処理装置）１３、
ゲートアレイ１４が、電源線１１とグランドとの間に接
続されて動作用電池１０から電力の供給を受けている。

また電源線１１はダイオードＤ２を通じて電源線１５に
接続されており、ＲＡＭ（ランダムアクセスメモリ）１
６及びＲＡ、　Ｍプロテクト回路１７はこの電源線１５
とグランドとの間に接続されて電力の供給を受けている
。メモリ保護用電池１８は、動作用電池１０の交換時に
ＲＡＭ１６をバックアップするためのもので、その負極
はグランドに、正極はダイオードＤ３を通じて電源線１
５に接続されている。

上述した各構成要素の機能を説明すると、ＬＳＩＩ２は
液晶表示部１９を駆動するための液晶ドライバと、シス
テムソフトウェア及び辞書等を格納したＲＯＭ　（リー
ドオンリメモリ）と等を含んでいる。ＣＰＵ１３は、Ｌ
ＳＩＩ２のＲＯＭ内に格納されたシステムソフトウェア
に基づいて動作し、この電子手帳を制御する。ＲＡＭｌ
６は電子手帳の利用者がキーボード２０から入力したデ
ータを格納するための書き換え可能なメモリである。ゲ
ートアレイ１４はＣＰＵ］３と電子手帳を構成する他の
ＬＳＩとのインターフェースを行うものである。このゲ
ートアレイ１４は、フリップフロップ（Ｆ／Ｆ）ラッチ
パルス発生部１４ａとＦ／Ｆｌ）セットパルス発生部１
４ｂとを備えており、それらが発生するＦ／Ｆラッチパ
ルスＬＴとＦ／ＦリセットパルスＲ０とをＲＡＭプロテ
クト回路１７へ出力する。ゲートアレイ１４はまたＲＡ
Ｍｌ６を非アクテイブ状態にしてその書き込みを禁止す
る信号Ｃ８′　を形成するためのチップセレクト信号Ｃ
８をＲＡＭプロテクト回路１７に出力する。

この電子手帳は各電池の電圧を検８するため、３つの電
圧検圧器（ＤＥＴ）２１．２２、及び２３を備えている
。電圧検出器２１の一端はグランドに接続されており、
他端は直列接続された抵抗Ｒ１及びＲ２の共通接続点に
接続されている。そして抵抗Ｒ１の他端は電源線Ｊ１に
、抵抗Ｒ２の他端はＣＰＵ）３内のトランジスタ１３ａ
を介してグランドに接続されている。また、この電圧検
出器２１の出力はゲートアレイ１４に接続されている。

電圧検出器２２はメモリ保護用電池１８の電圧を検出す
るためのもので、その一端はグランドに、他端はメモリ
保護用電池Ｉ８の正極にそれぞれ接続されており、その
出力はゲートアレイ１４に接続されている。電圧検出器
２３は、動作用電池１０の交換時にこの動作用電池１０
か取り外されたことを検出するためのもので、その一端
はグランドに、他端は電源線１５にそれぞれ接続されて
おり、その出力はＲＡＭプロテクト回路１７に接続され
ている。これらの電圧検出器２１．２２、及び２３は、
いずれも検出すべき電圧が所定のレベル以下に低くとな
るとローレベルの信号を出力する。

電池交換スイッチ２４は、動作用電池１０を交換すると
きに操作するスイッチで、電池の交換を行う場合にはこ
の電池交換スイッチ２４をオンの状態に設定する。その
結果、ハイレベルのスイッチ信号ＢＣかゲートアレイ１
４及びＣＰＵ１３に印加される。

なお、この電子手帳ではこの電池交換スイッチ２４をオ
ンに設定しない限り、構造的に動作用電池１０を取り外
せないようになっている。一方、リセットキー２５はユ
ーザーが手動によりＣＰＵ１３をリセットするためのも
ので、オンすることによりハイレベルのキー信号ＲＩが
ゲートアレイ１４に入力される。

第７図はＲＡＭプロテクト回路１７を詳しく示す回路図
である。

同図からも明らかのように、このＲＡＭプロテクト回路
１７はＤ型フリップフロップ（Ｆ／Ｆ）　１７ａと、２
つのオア回路＋７ｂ及び１７ｃと、２つのナンド回路＋
７ｄ及び１７ｅとにより構成されている。

Ｄ型フリップフロップ１７ａは、そのデータ人力りでＣ
ＰＵ１３からＲＡＭプロテクト回路１７の入力端子１７
］に入力されるデータＤを受は取り、一方、出力Ｑをオ
ア回路１７ｃの一方の入力に、反転出力ｄをオア回路１
７ｂの一方の入力にそれぞれ出力するように構成されて
いる。また、オア回路１７ｃの他方の入力にはゲートア
レイ１４からのチップセレクト信号Ｃ８が入力され、オ
ア回路１７ｂの他方の入力には電圧検出器２３が出力す
る検出信号ＤＴ３が入力されるように構成されている。

ナンド回路１７ｄ及び１７ｅはそれぞれラッチパルスＬ
ＴとリセットパルスＲＯとにゲートをかけるためのもの
で、それらの一方の入力はいずれもオア回路１７ｂの出
力に接続されており、ナンド回路＋７ｄの他方の入力に
はラッチパルスＬＴが、ナンド回路１７ｅの他方の入力
にはリセットパルスＲＯがそれぞれ入力されるように構
成されている。そしてナンド回路＋７ｄの出力はＤ型フ
リップフロップ１７ａのクロック入力ＣＫに接続され、
ナンド回路１７ｃの８カはＤ型フリップフロップ１７ａ
のリセット人力Ｒに接続されている。

次にこのように構成された電子手帳で、動作用電池１０
を交換する前の通常使用時の動作を第８図に示す特性図
を用いて説明する。

動作用電池１０が徐々に消耗し、電源線１１の電圧Ｖｃ
ｃが低下して警告電圧Ｖｃとなると、ソフトウェア処理
により動作用電池１０の交換を促す警告が表示されるよ
うになっている。即ち、トランジスタ１３ｇが通常オン
となっているため、電圧検圧器２１は抵抗旧及びＲ２の
接続点の電圧がＶＣ−Ｒ２／　（Ｒ１＋Ｒ２）以下にな
ると、換言すれば第８図に示すようにＶｃｃがＶｃ以下
になると（Ａ点）、ローレベルの検８信号ＤＴ１をゲー
トアレイ１４へ出力する。ＣＰＵ］、３は、これをゲー
トアレイ１４を通じて検知すると、ＬＳ１１２を制御し
て液晶表示部１９に動作用電池１０の交換を促す警告表
示を行わせ、その後、トランジスタ１３ａをオフにする
。

トランジスタ１３ａがオフとなると、電圧検出器２□に
はこれまでの印加電圧より高い電圧Ｖｃｃか抵抗Ｒ１を
通じて直接印加されることになり、そのためこの電圧検
８器２１か出力する検出信号ＤＴＩはハイレベルに変化
する。

電池交換の警告が表示されたにもかかわらず動作用電池
１０の交換か行われず、電子機器の動作か継続されると
、電圧Ｖｃｃは第８図に示すようにさらに低下する。電
圧検出器２１はその電圧が、ＣＰＵｌ３の動作下限電圧
Ｖ１よりやや高く設定された強制オフ電圧Ｖｆ以下にな
ると（Ｂ点）、再びローレベルの検出信号ＤＴＩを出力
する。ＣＰＵ１３はこれをゲートアレイ１４を通して検
知すると、ソフトウェア処理により電子機器を強制的に
オフモードに切り換える。その結果、電圧Ｖｃｃの下降
は停止する。

次に動作用電池１０を交換する場合の動作を第９図に示
すタイミングチャートを用いて説明する。

同図（Ａ）に示すごとく、ユーザーはまず電池交換スイ
ッチ２４をオンの状態に設定する。これによりハイレベ
ルのスイッチ信号ＢＣがＣＰＵｌ３に入力される。その
結果ソフトウェア処理が行われ、同図（Ｂ）に示すごと
＜、ＣＰＵｌ３はハイレベルのデータＤを一定の時間デ
ータラインを通じてＲＡＭプロテクト回路１７の入力端
子１７１へ８力する。

ＣＰＵ１３は、また、ゲートアレイ１４のラッチパルス
発生部１４ａに命令を出し、ラッチパルスＬＴをＲＡＭ
プロテクト回路１７へ出力させる（同図（Ｃ）参照）。

そして第７図に示したＲＡＭプロテクト回路１７では、
ハイレベルのデータＤはＤ型フリップフロップ１７ａに
入力され、ラッチパルスＬＴはナンド回路１７ｄに入力
される。

動作用電池１０はこの段階ではまだ取り外されていない
ので、電源線１５の電圧Ｖｍは低下しておらず（同図（
Ａ）参照）、そのため電圧検圧器２３はハイレベルの検
出信号ＤＴ３をＲＡＭプロテクト回路１７へ出力してい
る。従って検出信号ＤＴ３を入力とするオア回路］、　
７　ｂのａカはハイレベルであり（同図（Ｅ）参照）、
ゲートとして機能するナンド回路ＩＴ（ｌは導通状態と
なっている。ラッチパルスＬＴはこのナンド回路１７ｄ
を通過し、反転してＤ型フリップフロップ１７２にクロ
ックパルスとして与えられる。そしてこのＤ型フリップ
フロップ１７２はこのクロックパルスの立上り（即ちラ
ッチパルスＬＴの立下り）に同期してハイレベルのデー
タＤを取り込み、その出力Ｑをハイレベルとする。オア
回路１７ｃにはこの出力Ｑとゲートアレイ１４からのチ
ップセレクト信号ｃｓとが入力されているが、ａ力Ｑが
ハイレベルであるため、チップセレクト信号Ｃ８の状態
にががゎらずこのオア回路１７ｃの出力、即ちチップセ
レクト信号ｃｓ゛はハイレベルとなる（同図（Ｄ）参照
）。ＲＡＭ１６は、このハイレベルのチップセレクト信
号ｃｓ′が入力されると、非アクティブとなり、書き込
みが一切禁正されてＲＡＭ１６に記憶されているデータ
が保護される。ＣＰＵ１３はこの時点でソフトウェア処
理により電子機器をオフモードに切り換える。

第９図（Ａ）に示すごとく、ユーザーが動作用電池１０
を取り外すと、電圧Ｖｃｃが低下し従って電圧Ｖｍも低
下する。そして電圧Ｖｍが電圧検出器２３の検出レベル
である電圧Ｖｄ以下となると、電圧検出器２３はローレ
ベルの検出信号ＤＴ３を出力する（同図（Ｅ）参照）。

この信号はオア回路１７ｂを通じてナンド回路１７ｄ及
び１７ｅに入力されるので、ゲルトとして機能するこれ
らの回路は非導通の状態となり、以降ラッチパルスＬＴ
又はリセットパルスＲＯが入力されてもＤ型フリップフ
ロップ１７２の状態は変化しない。即ち新しい動作用電
池１［１が挿入されて電圧検８器２３がハイレベルの検
出信号ＤＴ３を８カするまで、ＲＡＭｌ６の非アクティ
ブの状態が保たれ、ＲＡＭに格納されたデータの消失、
データ化けなどが防止される。

［発明が解決しようとする課題］ しかしながらこのような従来の電子機器では、電池の交
換を促す警告の表示、オフモードへの強制切り換え、及
びチップセレクト信号Ｃ８′　をハイレベルにするため
の操作はいずれもＣＰＬ、’＋３のソフトウェア処理に
基づいて行われている。従って、もしＣＰＵ１３が外来
ノイズ、静電気などの影響で暴走状態となった場合には
、ＲＡＭ１６のデータを保護するための動作は一切行わ
れないことになる。そのため、ユーザーが動作用電池１
０の消耗に気付かず、放置した場合には動作用電池１０
及びメモリ保護用電池１８の両方が消耗し、ＲＡＭ１６
のデータは消失する。また、動作用電池ＩＯを交換する
際に、ＣＰＵ１３が暴走状態のときはＲＡＭ１６のデー
タ保護は行われないので、電池交換の作業中にＲＡＭの
内容が変化してしまう可能性か高い。

本発明は、従来技術の上述のような問題を解決するもの
であり、ＣＰＵが暴走状態となった場合でもメモリ内容
の保護が可能な電子機器を提供するものである。

口課題を解決するための手段］ 本願の第１の発明によれば、ＣＰＵと、書き換え可能な
メモリと、動作用電池からの電源電圧が第１のしきい値
電圧より低下した際にソフトウェア処理により当該電子
機器をオフモードとする手段と、電源電圧が第１のしき
い値電圧より低くＣＰＵの動作下限電圧より高い第２の
しきい値電圧以下に低下した際にＣＰＵを強制的にリセ
ットする論理回路とを備えた電子機器が提供される。

また、本願の第２の発明によれば、動作用電池を電子機
器から取り外すときに所定状態に設定されるスイッチと
、このスイッチが上述の所定状態に設定されておらず、
電源電圧が第２のしきい値電圧以下に低下した際にＣＰ
ｔＪを強制的にリセットする論理回路と、このスイッチ
が上述の所定状態に設定されており、電源電圧が第２の
しきい値電圧より低下した際にメモリへの書き込みを禁
止する論理回路とをさらに備えた電子機器が提供される
。

［作用］ 本願の策１の発明によれば、動作用電池からの電源電圧
が第１のしきい値電圧より低くＣＰＵの動作下限電圧よ
り高い第２のしきい値電圧以下に低下した際にハードウ
ェアによってＣＰＵが強制的にリセットされる。ここで
第１のしきい値電圧は電源電圧がこの電圧より低下した
際にソフトウェア処理により機器がオフモードとされる
値である。従って、動作用電池の電圧が低下したため電
子機器を強制的にオフモードとすることが必要であるが
、ＣＰＵが暴走状態にあってそれが行われない場合でも
、電源電圧が第２のしきい値電圧以下となると、ハード
ウェアである論理回路により強制的にＣＰＵがリセット
される。これによりＣＰＵは正常状態に復帰して電子機
器をオフモードとする。その結果、電池の消耗が抑えら
れ、メモリ内容の消失が防止される。

本願の策２の発明によれば、動作用電池の交換を行わな
い通常の動作状態のとき、即ちスイッチが所定状態には
設定されていないとき、電源電圧が第２のしきい値電圧
以下に低下すると、ハードウェアである論理回路により
ＣＰＵが強制的にリセットされる。また、動作用電池の
交換のためスイッチが所定状態に設定され、しかも電源
電圧が第２のしきい値電圧以下となると、ハードウェア
である論理回路によりメモリへの書き込みを禁止するた
めの信号がメモリにａカされる。従って、動作用電池を
交換するときにＣＰＵが暴走状態となりメモリへの書き
込み禁止命令をＣＰＵから発生できない場合でも、メモ
リへの書き込みは禁止さｎメモリ内容が保護される。

［実施例］ 以下に本発明の実施例について説明する。

第１図は本発明のメモリ保護機能を有する電子機器の一
実施例である電子手帳を示す回路構成図である。

本実施例の電子手帳は、あらたに電圧検８器１２６を設
けたこと、ゲートアレイト１４の構成が異なること、及
びＣＰ　Ｕ　１１３が出力する信号が異なることを除い
て第６図に示した電子手帳と基本的に同様な構成である
。従って第６図の構成要素と基本的に同様な構成要素は
類似した符号で示されている。

第１図において、動作用電池１１Ｇはこの電子手帳の電
源であり、その負極はグランドに、正極はダイオードＤ
Ｉ＋を通じて電源線１１１に接続されている。そしてＬ
ＳＩ（大規模集積回路）１１２、ＣＰＵ（中央処理装置
）１１３、ゲートアレイ１１４が、電源線１１１　とグ
ランドとの間に接続されて動作用電池１１０から電力の
供給を受けている。また電源線ｆｉｌはダイオードＩ）
＋２を通して電源線］１５に接続されており、ＲＡＭ　
（ランダムアクセスメモリ）１１６及びＲＡＭプロテク
ト回路冊７はこの電源線１１５とグランドとの間に接続
されて電力の供給を受けている。メモリ保護用電池１１
８は、動作用電池１１０の交換時にＲＡＭ１１６をバッ
クアップするためのもので、その負極はグランドに、正
極はダイオード０１３を通じて電源線ｉ１５に接続され
ている。

上述した各構成要素の機能を説明すると、ＬＳＩ１１２
は液晶表示部１１９を駆動するための液晶ドライバと、
システムソフトウェア及び辞書等を格納したＲＯＭ　（
リードオンリメモリ）と等を含んでいる。ＣＰ　Ｕ　１
１３は、ＬＳＩ１１２のＲＯＭ内に格納されたシステム
ソフトウェアに基づいて動作し、この電子手帳を制御す
る。ＲＡＭ１１６は電子手帳の利用者がキーホード１２
０から入力したデータを格納するための書き換え可能な
メモリである。

ゲートアレイ１１４はＣＰＵｌｌ３と電子手帳を構成す
る他のＬＳＩとのインターフェースを行うものである。

このゲートアレイ１１４の構成については、後に第２図
と共に詳しく説明するが、フリップフロップ（Ｆ／Ｆ）
リセットパルスＲＯをＲＡＭプロテクト回路１１７へ出
力したり、ＲＡＭ１１６を非アクテイブ状態にしてその
書き込みを禁止する信号ｃｓ”　を形成するためのチッ
プセレクト信号Ｃ８をＲＡＭプロテクト回路１１７へ出
力したりする。

この電子手帳は各電池の電圧を検出するため、４つの電
圧検出器（ＤＥＴ）　１２１．１２２．１２３及び］２
６を備えている。電圧検出器１２１の一端はグランドに
接続されており、他端は直列接続された抵抗Ｒ１１及び
Ｒ１２の共通接続点に接続されている。

そして抵抗１１Ｎの他端は電源線１１１に、抵抗ＲＩ２
の他端はＣＰＵ］、＋３内のトランジスタ１１３ａを介
してグランドに接続されている。また、この電圧検８器
１２１の出力はゲートアレイ１１４に接続されている。

電圧検出器１２２はメモリ保護用電池１１８の電圧を検
出するためのもので、その一端はグランドに、他端はメ
モリ保護用電池Ｈ８の正極にそれぞれ接続されており、
その８カはゲートアレイ１１４に接続されている。電圧
検出器１２３は、動作用電池１１０の交換時にこの動作
用電池１１０か取り外されたことを検出するためのもの
で、その一端はグランドに、他端は電源線１１５にそれ
ぞれ接続されており、その出力はＲＡＭプロテクト回路
１１７に接続されている。これらの電圧検出器＋２１　
、＋２２、及び１２３は、いずれも検出すべき電圧か所
定のレベル以下に低くとなるとローレベルの信号を出力
する。電圧検出器１２６は、電源線１１１の電圧Ｖｃｃ
を検出するためのもので、電圧Ｖｃｃが、ＣＰＵ１１３
の動作下限電圧Ｖｌより高（、強制オフ電圧Ｖｆ（本発
明の第１のしきい値電圧に対応する）より低いレベルに
設定した電圧Ｖｒ（本発明の第２のしきい値電圧に対応
する）以下となるとローレベルの検出信号ＤＴ４をゲー
トアレイ１１４へ出力する。

電池交換スイッチ１２４は、動作用電池１１０を交換す
るときに操作するスイッチで、電池の交換を行う場合に
はこの電池交換スイッチ１２４をオンの状態に設定する
。その結果、ハイレベルのスイッチ信号ＢＣがゲートア
レイ＋１４及びＣＰＬ”！！３に印加される。なお、本
実施例の電子手帳ではこの電池交換スイッチ１２４をオ
ンに設定しない限り、構造的に動作用電池１１０を取り
外せないようになっている。一方、リセットキー１２５
はユーザーが手動によりＣＰＵ１１３をリセットするた
めのもので、オンすることによりハイレベルのキー信号
ＲＩかゲートアレイ＋１４に入力される。

ＣＰ　Ｕ　１１３は、データＤをゲートアレイ１１４へ
出力すると共に電子機器がオンモードのときはローレベ
ル、オフモードのときはハイレベルとなるモード信号Ｖ
ｄｃをこのゲートアレイ１１４へ出力する。

第２図はゲートアレイ１１４の一部の構成を示す回路図
である。即ち、第２図はラッチパルスＬＴ。

信号Ｄ′及びＣＰＵリセット信号ＲＣを形成する回路部
分を示しており、形成されたラッチパルスＬＴ及び信号
Ｄ′　はＲＡＭプロテクト回路１１７へ、ＣＰＵリセッ
ト信号ＲＣはＣＰ　Ｕ　１１３へそれぞれ送られる。こ
の第２図に示す回路部分は、本発明の各論理回路に対応
する。

同図において、反転回路１１４ａ及び１１４ｂとアンド
回路１１４Ｃとはワンショットパルス発生部１１４ｄヘ
トリガ信号を８カする回路である。反転回路１１４ｂに
は電圧検ａ器１２６からの検圧信号ＤＴ４が、反転回路
１１４ａにはＣＰ　ｔ；　１１３からのモード信号Ｖｄ
ｃがそれぞれ入力されるように構成されている。

これら反転回路１１４ａ及び１１４ｂの出力はアンド回
路１１４Ｃに入力され、アンド回路１１４Ｃの出力かワ
ンショットパルス発生部１ｉ４ｄへ入力されるように構
成されている。アンド回路１１４Ｃの出力はまたアンド
回路１１４ｅ及び１１４Ｉのそれぞれの入力に与えられ
、これらアンド回路１１４ｅ及び１１４ｆの他方の入力
にはそれぞれスイッチ信号ＢＣか印加されるように構成
されている。アンド回路】１４ｅの出力が反転回路１１
４ｇを通じてアンド回路１１４ｈの一方の入力に印加さ
れ、アンド回路１１４１のａカがオア回路１１４１の一
方の入力に印加されるように構成されている。スイッチ
信号ＢＣはまた、アンド回路１１４ｊの一方の入力と、
反転回路１１４ｋを通じてアンド回路１１４（の一方の
入力とに与えらるように構成されている。

ワンショットパルス発生部１１４ｄの出力パルスがアン
ド回路１１４ｊ及び１１４１の他方の入力にそれぞれ印
加され、これらアンド回路１１４ｊ及び１１４１の出力
がオア回路１１４ｍ及び１１４ｎの一方の入力にそれぞ
れ印加されるように構成されている。オア回路１１４ｎ
の他方の入力には、リセットキー１．２５がオンされた
ときハイレベルとなるキー信号Ｒ１が印加されるように
構成されており、このオア回路１１４ｎの出力はＣＰＵ
リセット信号ＲＣとしてＣＰ　Ｕ　１１３にａカされる
ように構成されている。

Ｆ／Ｆラッチパルス発生部１１４ｏはＣＰ　Ｕ　１１３
の指示によりパルスを発生し、そのパルスをアンド回路
）１４ｈの他方の入力に出力するように構成されている
。アンド回路１１４ｈの出力はオア回路１１４ｍの他方
の入力に印加されるように構成されており、このオア回
路１１４ｍの出力がラッチパルスＬＴとしてＲＡＭプロ
テクト回路１１７に出力されるように構成されている。

また、オア回路１１４ｉの他方の入力にはＣＰＬ″】１
３からのデータＤが印加され、そのオア回路１１４１の
ａカは信号Ｄ′　としてＲＡＭプロテクト回路１１７の
入力端子１１７ｆに出力されるように構成されている。

なお、第２図には示されていないが、ゲートアレイ１１
４にはＦ／Ｆリセットパルス発生部１１４ｐ　（第１図
参照）が設けられており、発生したＦ／Ｆリセットパル
スＲＯがＲＡＭプロテクト回路１１７へ印加されるよう
に構成されている。

第３図はＲＡＭプロテクト回路１１７を詳しく示す回路
図である。

このＲＡＭプロテクト回路１１７はＤ型フリップフロッ
プ（Ｆ／Ｆ）　１１７ａと、２つのオア回路Ｌ１７ｂ及
び１１７εと、２つのナンド回路１１７ｄ　　及び１１
７ｅとにより構成されている。Ｄ型フリップフロップ１
１７ａは、そのデータ人力りでゲートアレイ１１４から
ＲＡＭプロテクト回路１１７の入力端子１１７１に入力
されるデータＤ′を受は取り、一方、出力Ｑをオア回路
１１７ｃの一方の入力に、反転出力Ｑ′をオ子回路１１
７ｂの一方の入力にそれぞれ出力するように構成されて
いる。また、オア回路１１７ｃの他方の入力にはゲート
アレイ１１４からのチップセレクト信号Ｃ８が入力され
、オア回路１１７ｂの他方の入力には電圧検出器１２３
が出力する検出信号ＤＴ３が入力されるように構成され
ている。

ナンド回路１１７ｄ及び１１７ｅはそれぞれゲートアレ
イ１１４から印加されるラッチパルスＬＴとリセットパ
ルスＲＯとにゲートをかけるためのもので、それらの一
方の入力はいずれもオア回路１１７ｂの出力に接続され
ており、ナンド回路１１７ｄの他方の入力にはラッチパ
ルスＬＴが、ナンド回路１１７ｅの他方の入力にはリセ
ットパルスＲＯがそれぞれ入力されるように構成されて
いる。そしてナンド回路１１７ｄの８カはＤ型フリップ
フロップ１１７ａのクロック入力ＣＫに接続され、ナン
ド回路１１７ｅの出力はＤ型フリップフロップ１１７ａ
のリセット人力Ｒに接続されている。

次にこのように構成された電子手帳の正常な動作を説明
する。

ＣＰ　Ｕ　１１３が暴走しておらず、正常に動作してい
る状態で、動作用電池１１０が消耗して電圧ＶｃＣか低
下すると、ＶｃｃがＶｃ以下になった時点で、電圧検圧
器１２）かローレベルの検出信号ＤＴ１をゲートアレイ
１１４へ出力する。ＣＰＵ１１３はこれをゲートアレイ
１１４を通じて検知すると、ＬＳ　Ｉ　１１２を制御し
て液晶表示部１１９に電池の交換を促す警告表示を行わ
せ、その後、トランジスタ１１３ａをオフにする。トラ
ンジスタ１１３ａがオフとなると、電圧機６器１２１に
はこれまての印加電圧より高い電圧Ｖｃｃが抵抗Ｒ１１
を通して直接印加されることになり、そのためこの電圧
検圧器１２１か出力する検圧信号ＤＴＩはハイレベルに
変化する。

電池交換の警告か表示されたにもかかわらず動作用電池
１１０の交換が行われず、電子機器の動作が継続される
と、電圧Ｖｃｃは第４図に示すようにさらに低下する。

電圧機８器１２１はその電圧が、ＣＰ　Ｕ　１１３の動
作下限電圧ｖ１よりやや高く設定された強制オフ電圧Ｖ
ｆ以下になると、再びローレベルの検出信号ＤＴ１を出
力する。ＣＰＵｌ１３はこれをゲートアレイ１１４を通
じて検知し、ソフトウェア処理により電子機器を強制的
にオフモードに切り換える。

また、ＣＰ　Ｕ　１１３が正常に動作している状態で動
作用電池１１０を交換する場合には、ユーザーが電池交
換スイッチ１２４をオン状態に設定する。これによりハ
イレベルのスイッチ信号ＢＣがＣＰＵ１１３に入力され
る。その結果ソフトウェア処理が行われ、ＣＰ　ＩＪ　
１１３はハイレベルのデータＤを一定の時間、ゲートア
レイ１１４にａカする。ＣＰＵ１１３は、また、ゲート
アレイ１１４内のラッチパルス発生部１１４ｏに命令を
出し、ラッチパルスを８カさせる。一方、このときＣＰ
　’ＩＪ　１１３はローレベルのモード信号Ｖｄｃを出
力しているので、ゲートアレイ１１４内の反転回路１１
４ａの８カはハイレベルであり、反転回路１１４ｂの出
力がアンド回路１１４ｃを通じてそのまま出力される状
態となっている。そしてこの段階では検出信号ＤＴ４は
ハイレベルであるため、アンド回路１１４ｃの出力はロ
ーレベルである。従ってアンド回路１１４ｅの８カもロ
ーレベルであり、ゲートとして機能するアンド回路１１
４ｈは導通状態となっているので、ラッチパルス発生部
１１４ｏが出力するＦ／Ｆラッチパルスはアンド回路１
１４ｈ及びオア回路１１４ｍを通じてラッチパルスＬＴ
としてＲＡＭプロテクト回路１１７へ出力される。

またＣＰＵ１１３からのデータＤはオア回路１１４１を
通じてそのままデータＤ゛　とじてＲＡＭプロテクト回
路１１７へ出力される。ＲＡＭプロテクト回路１１７に
おいて、ハイレベルのデータＤ′　はＤ型フリップフロ
ップ１１７ａに入力され、ラッチパルスＬＴはナンド回
路１１７ｄに入力される。

動作用電池１１０はこの段階ではまだ取り外されていな
いので、電源線１１５の電圧Ｖｍは低下しておらず（第
９図（Ａ）参照）、そのため電圧検圧器１２３はハイレ
ベルの検圧信号ＤＴ３をＲＡＭプロテクト回路１１７へ
出力している。従って検出信号ＤＴ３を入力とするオア
回路１１７ｂの８カはハイレベルであり（第９図（Ｅ）
参照）、ゲートとして機能するナンド回路１１７ｄは導
通状態となっている。ラッチパルスＬＴはこのナンド回
路１１７ｄを通過し、反転してＤ型フリップフロップ１
１７ａにクロックパルスとして与えられる（第９図（Ｃ
）参照）。そしてこのＤ型フリップフロップ１Ｉ７ａは
このクロックパルスの立上り（即ちラッチパルスＬＴの
立下り）に同期してハイレベルのデータＤ′　を取り込
み、その出力Ｑをハイレベルとする。オア回路１１７ｃ
にはこの出力Ｑとゲートアレイ１１４からのチップセレ
クト信号Ｏ８とが入力されているか、出力Ｑがハイレベ
ルであるため、チップセレクト信号Ｏ８の状態にかかわ
らずこのオア回路１１７ｃの出力、即ちチップセレクト
信号Ｃ８′　　はハイレベルとなる（第９図（Ｄ）参照
）。ＲＡＭ１１は、このハイレベルのチップセレクト信
号Ｃ８′　が入力されると、非アクティブとなり、書き
込みか一切禁止されてＲＡＭ１１６が記憶しているデー
タか保護される。ＣＰ　Ｕ　ｉ１３はこの時点でソフト
ウェア処理により電子機器をオフモードに切り換える。

ユーザーが動作用電池１１０を取り外すと、電圧Ｖｃｃ
か低下し従って電圧Ｖｍも低下する。そして電圧Ｖｍが
電圧検出器１２３の検出レベルである電圧Ｖｄ以下とな
ると、電圧検出器１２３はローレベルの検出信号ＤＴ３
を出力する（第９図（Ｅ）参照）。この信号はオア回路
１１７ｂを通じてナンド回路１１７ｄ　　及び１１７ｅ
に入力されるので、ゲートとして機能するこれらの回路
は非導通の状態となり、以降ラッチパルスＬＴ又はリセ
ットパルスＲＯが入力されてもＤ型フリップフロップ１
１７ａの状態は変化しない。即ち新しい動作用電池１１
０が挿入されて電圧検出器１２３がハイレベルの検圧信
号ＤＴ３を出力するまで、ＲＡＭ、１１６の非アクティ
ブの状態が保たれ、ＲＡＭに格納されたデータの消失、
データ化けなどが防止される。

次にＣ’Ｐ　Ｕ　１１３が暴走状態にある場合の動作に
ついて説明する。

まず動作用電池１１０の交換は行わず、従って電池交換
スイッチ１２４がオフの状態に設定されている場合につ
いて説明する。この場合、動作用電池１１０が消耗して
電圧Ｖｃｃが低下して警告電圧ＶＣを下回り、さらに強
制オフ電圧Ｖｆをも下回っても、ＣＰ　Ｕ　１１３が正
常に動作していないので電子機器のソフトウェアによる
オフモードへの切り換えは行われない。従って、モード
信号Ｖｄｃはローレベルを維持する。

電源電圧Ｖｃｃが第４図に示すようにさらに低下し、電
圧Ｖｒ以下となると、電圧検出器１２６はローレベルの
検出信号ＤＴ４をゲートアレイ１１４へ出力する。ここ
でゲートアレイ１１４の第２図に示す回路部分は、次の
ようにしてリセット信号ＲＣをＣＰ　Ｕ　１１３へ出力
する。即ち、ローレベルの検出信号ＤＴ４は反転回路１
１４ｂで反転され、アンド回路１１４Ｃを介してワンシ
ョットパルス発生部１１４ｄへ入力される。ワンショッ
トパルス発生部１１４ｄはこの信号の立上りでトリガさ
れ、一定時間ハイレベルを継続するパルスを８カする。

ここでスイッチ信号ＢＣはローレベルであるため、アン
ド回路１１４１には反転回路１１４ｋを通じてハイレベ
ルの信号が入力されており、従ってパルス発生部１１４
ｄが出力するパルスはアンド回路１１４１及びオア回路
１１４ｎを通じてリセット信号ＲＣとしてＣＰＵ１１３
のリセット端子へ出力される。ＣＰＵ１１３はこの信号
によってリセットされ、暴走状態が解除される。

ＣＰＵｌｌ３は、その後正常に動作し、電圧Ｖｃｃが強
制オフ電圧Ｖｆを下回っているので、電子機器をオフモ
ードに設定する。その結果、電圧ＶｃＣの下降は止まり
、ＲＡＭデータの消失が防止される。

次にＣＰＵ１１３が暴走しているとき、動作用電池１０
の交換のため電池交換スイッチ１２４かオンの状態に設
定され、電池交換が行われた場合の動作を説明する。

ＣＰＵｌｌ３は暴走状態にあり、ソフトウェアによるオ
フモードへの切り換えは行われないので、ローレベルの
モード信号Ｖｄｃが反転回路１１４ａに入力されている
。そして第５１ｍ（Ａ）に示すように、ユーザーが電池
交換スイッチ１２４をオンの状態に設定し、さらに動作
用電池Ｎｏを取り外すと、電圧Ｖｍは下降し始め、電圧
Ｖｒを下回ったとき電圧検８器１２６はローレベルの検
出信号ＤＴ４を反転回路１１４ｂにａカする。ここで、
第２図の回路部分とＲＡＭプロテクト回路１１７とはＲ
ＡＭＩ１６を非アクティブとするチップセレクト信号Ｃ
８′を次のようにして形成しＲＡＭ１１６に出力する。

即ち、ローレベルの検出信号ＤＴ４が入力されると、モ
ード信号Ｖｄｃがローレベルであるため、検出信号ＤＴ
４は反転回路１１４ｂで反転され、アンド回路１１４Ｃ
を通じてワンショットパルス発生部１１４ｄに入力され
る。その結果、ワンショットパルス発生部１１４ｄはト
リ力され、ハイレベルのパルスを出力する。スイッチ信
号ＢＣは電池交換スイッチ１２４がオンに設定されてい
るのでハイレベルとなっていおり、従ってワンショット
パルス発生部１１４ｄより出力したパルスはアンド回路
１１４ｊ及びオア回路１１４ｍを通じてラッチパルスＬ
ＴとしてＲＡＭプロテクト回路１１７へ出力される。こ
のラッチパルスＬＴは第３図に示すＲＡＭプロテクト回
路１１７のナンド回路１１７ｄで反転され、ラッチパル
スＬＴ′　とじてＤ型フリップフロップ１１７ａに入力
される。

一方、ローレベルの検出信号ＤＴ４が入力された時点で
アンド回路１１４１の２つの入力はともにハイレベルと
なるので、その出力もノ＼イレベルに変化し、オア回路
１１４１を通じて信号Ｄ’　　（第５図（Ｂ）参照）と
してＲＡＭプロテクト回路１１のＤ型フリップフロップ
１１７ａに印加される。従って、第５図（Ｃ）に示すよ
うにラッチパルスＬＴ’　が立ち上かったとき、ハイレ
ベルの信号Ｄ′　はＤ型フリップフロップ１１７ａに取
り込まれ、その出力Ｑかハイレベルとなってオアゲート
１１７Ｃを通じてノ＼イレベルのチップセレクト信号Ｃ
８′　がＲＡＭｌ１６へ出力される（第５図（Ｄ）参照
）。その結果、ＲＡＭ１１６の書き込みは禁止され、そ
のデータか保護される。なお、電圧Ｖｍかさらに低下し
、電圧Ｖｄを下回ると、電圧検ａ器１２３はローレベル
の検出信号ＤＴ３　（第５図（Ｅ）参照）をＲＡＭプロ
テクト回路１１７にａカするので、すてに説明したよう
にＤ型フリップフロップ１１７ａの状態は固定され、新
しい動作用電池１１０が挿入されない限り、チップセレ
クト信号Ｃ８′　の１１イレベルは維持される。

［発明の効果］ 以上詳細に説明したように本願の第１の発明によれば、
ＣＰＵと、書き換え可能なメモリと、動作用電池からの
電源電圧が第１のしきい値電圧より低下した際にソフト
ウェア処理により電子機器をオフモードにする手段と、
電源電圧が第１のしきい値電圧より低くＣＰＵの動作下
限電圧より高い第２のしきい値電圧以下に低下した際に
ＣＰＵを強制的にリセットする論理回路とを備えている
ため、ＣＰＵが暴走状態にあって電子機器のオフモード
への切り換えがソフトウェアで行われない場合でも、電
源電圧が第２のしきい値電圧以下となると、ハードウェ
アである論理回路により強制的にＣＰＵがリセットされ
る。これによりＣＰＵは正常状態に復帰して自動的に電
子機器をオフモードとする。その結果、電池の消耗が抑
えられ、メモリ内容の消失が防止される。

本願の第２の発明によれば、動作用電池を電子機器から
取り外すときに所定状態に設定されるスイッチと、この
スイッチが上述の所定状態に設定されておらず、電源電
圧が第２のしきい値電圧以下に低下した際にＣＰＵを強
制的にリセットする論理回路と、このスイッチが上述の
所定状態に設定されており、電源電圧が第２のしきい値
電圧より低下した際にメモリへの書き込みを禁止するハ
ードウェアである論理回路とをさらに備えているため、
動作用電池を交換するときにＣＰＵが暴走状態となりメ
モリへの書き込み禁止命令をＣＰＵから発生できない場
合でも、メモリへの書き込みは禁止されメモリ内容が保
護される。

【図面の簡単な説明】

第１図は本発明によるメモリ保護機能を有する電子機器
の一実施例を示す回路図、第２図は第１図の電子機器を
構成するゲートアレイの一部を詳しく示す回路図、第３
図は第１図の電子機器を構成するＲＡＭプロテクト回路
を詳しく示す回路図、第４図は第１図の電子機器の動作
を説明するだめの特性図、第５図は第１図の電子機器の
動作を説明するためのタイミングチャート、第６図は従
来のメモリ保護機能を有する電子機器の一例を示す回路
図、第７図は第６図の電子機器を構成するＲＡＭプロテ
クト回路を詳しく示す回路図、第８図は第５図の電子機
器の動作を説明するための特性図、第９図は第５図の電
子機器の動作を説明するためのタイミングチャートであ
る。 １１０・・・・・・動作用電池、１１２・・・・・・Ｌ
ＳＩ、１１３・・・・・・ＣＰＵ、＋２４・・・・・・
電池交換スイッチ、１２５・・・・・・リセットキー、
１１４・・・・・・ゲートアレイ、１１４ａ、　＋１４
ｂｓ　］１４ｇ、　ｌ１４ト−・−・−反転回路、１１
４５１］４ｅ、　！１４ｆ、］１４ｈ、　ｌ］４ｉ、　
１４］１・・・・・アンド回路、１１４ｄ・・・・・・
ワンショ’ｙトパルス発生部、１１４１．１１４ｍ、　
１１４ｎ、　ｌ１７ｂ。 １１７ｃ・・・・・・オア回路、１１４ｏ・・・・・・
Ｆ／Ｆラッチパルス発生部、＋ｉ４ｐ・・・・・Ｆ　／
’　Ｆリセットパルス発生部、１１６・・・・・・ＲＡ
Ｍ、　１１７　　・・・・・ＲＡＭプロテクト回路、１
１７２・・・・・・Ｄ型フリップフロップ、１１７ｄ、
　１１７＋・・・・・ナンド回路、１１８・・・・・・
メモリ保護用電池、１１９・・・・・・液晶表示部、１
２０・・・・・・キーボード、１２！　、１２２．１２
３　、＋２６・・・・・・電圧検出器。 第９図

Claims (2)

【特許請求の範囲】
1. （１）ＣＰＵと、書き換え可能なメモリと、動作用電池
   からの電源電圧が第１のしきい値電圧より低下した際に
   ソフトウェア処理により当該電子機器をオフモードとす
   る手段と、前記電源電圧が前記第１のしきい値電圧より
   低く前記ＣＰＵの動作下限電圧より高い第２のしきい値
   電圧以下に低下した際に前記ＣＰＵを強制的にリセット
   する論理回路とを備えたことを特徴とするメモリ保護機
   能を有する電子機器。
2. （２）前記動作用電池を電子機器から取り外すときに所
   定状態に設定されるスイッチと、該スイッチが前記所定
   状態に設定されておらず、前記電源電圧が前記第２のし
   きい値電圧以下に低下した際に前記ＣＰＵを強制的にリ
   セットする論理回路と、前記スイッチが前記所定状態に
   設定されており、前記電源電圧が前記第２のしきい値電
   圧より低下した際に前記メモリへの書き込みを禁止する
   論理回路とを備えたことを特徴とする請求項１に記載の
   電子機器。