KR100388538B1 - 액정디스플레이(lcd)보호회로 - Google Patents

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Abstract

본 발명에 따른 디스플레이 보호 회로는, 하나의 입력단에서 제 1 펄스를 수신하며 다른 입력단에서 제 1 클럭신호를 수신하는 제 1의 OR게이트와, 하나의 입력단에서 상기 제 1 펄스를 수신하며 다른 입력단에서 제 2 클럭신호를 수신하는 제 2의 OR게이트와, 상기 제 1의 OR게이트에 연결되며 상기 제 1의 OR게이트의 출력을 수신하고 그에 대응하여 제 2 펄스를 생성하는 제 1 단안정 멀티바이브레이터와, 상기 제 2의 OR게이트에 연결되며 상기 제 2의 OR게이트의 출력을 수신하고 그에 대응하여 제 3 펄스를 생성하는 제 2 단안정 멀티바이브레이터와, 상기 제 1 및 제 2 단안정 멀티바이브레이터에 연결되며 소정 제 1 주기 동안 천이를 중지하는 제 1 및 제 2 클럭신호 중 어느 하나에 응답하여 상태가 변하는 제 4 펄스를 생성하는 제 1 논리 게이트를 구비하여 이루어진다.

Description

액정 디스플레이(LCD) 보호 회로
발명의 배경
1. 발명의 기술분야
본 발명은 액정 디스플레이(LCD)에 관한 것으로, 특히 LCD 보호 회로에 관한 것이다.
2. 관련 기술의 설명
액정 디스플레이(LCD)는 랩탑, 노트북, 펜 컴퓨터 등과 같은 컴퓨터의 응용부품으로서 그 사용이 점차 증가하고 있다. 이러한 디스플레이 장치는 신뢰성, 전력효율, 소형화 ·경량화의 용이성, 그리고 하드웨어에 용이하게 설치할 수 있는 특성 때문에 널리 사용되고 있다. LCD는 단일 라인의 흑백 표시 장치로부터 흑백 및 컬러를 모두 지원하는 풀 페이지 그래픽 디스플레이 장치까지 그 종류가 다양하다.
LCD는 파워-업 직후의 작동에 특별한 고려를 기울여야 하는데, 일반적으로 파워-업 시퀀스(power-up sequence)는 액정을 DC전압, 즉 VEE전압에 노출되지 않도록 제어한다. 구체적으로 말하면, 디스플레이에 전원을 인가(파워-업)할 때, 보통 전원전압 VDD가 먼저 인가되고, 그로 인해 보드상의 로직회로들이 활성화 되어 내부 클럭을 발생한다. 그러면 이 내부 클럭은 디스플레이가 VEE전압에 노출되기 전에 디스플레이 전극에 AC파형을 형성시킨다. 만일 이러한 내부 클럭이 먼저 시작되지 않을 경우에는, 아주 짧은 시간동안의 VEE전압 노출에도 액정은 파괴되거나 변질되기 시작한다. 이와 같은 변질은 액정 컬러의 변화를 초래하여 결국에는 가스기포의 형성을 유발하게 된다. 그렇게 되면, 이러한 손상은 치유가 어렵게 되며 종국적으로 이러한 디스플레이 장치는 사용할 수 없게 된다.
상기 내부 클럭은 일반적으로 위상 동기 루프(Phase locked loop)회로를 사용하여 제어되는데, VDD전압이 시동되면 발진을 시작하여 VDD전압과 VEE전압 사이를 공진하게 된다. VEE전압이 증가함에 따라서 디스플레이 장치는 콘트라스트를 얻게되며, 이 콘드라스트는 VEE전압을 조절하므로써 최적화 된다. VDD전압이 안정화된 후, 외부 클럭과 데이터 신호가 디스플레이 모듈에 인가되며, 다시 상기 외부 클럭과 데이터 신호가 안정화된 후 VEE전압이 켜지게 된다.
다른 형식의 LCD는 위에 설명한 것과 다른 파워-업 시퀀스를 사용하게 되는데, 이러한 다른 형식의 LCD에는 1)수동(passive) 디스플레이와 2)능동 매트릭스(active matrix) 디스플레이가 있다. 상기 수동 디스플레이의 동작전압은 액정 유체의 DC항복전압보다 높다. 다시 말하면, 파워-업시의 목표는 VDD전압을 인가하여 내부 클럭을 우선 시동시키므로써 논리 신호들이 인가되기 전에 CMOS회로의 안정적인 동작을 확보하는 것이다. 상기 내부 클럭은 DC전류가 액정을 통해 흐르지 못하도록 방지하는 AC파형을 생성한다. 비록 짧은 주기의 낮은 DC전압일지라도 액정 물질을 파괴하여 디스플레이 장치를 무용지물로 만들 수 있다.
그리고, 시스템 정지 또는 소프트웨어 버그(bug)는 LCD의 전원을 비정상적으로 차단하였다가 다시 비정상적으로 파워-업하게 되는데, 이로 인해 LCD에 손상이가해질 수도 있다. 이러한 예기치 않은 현상으로부터 LCD의 손상을 방지하기 위한 LCD 보호회로들의 개발이 지속적으로 이루어져 왔다. 그러나, 기존의 LCD 보호회로들은 다음과 같은 여러 가지 문제점을 가지고 있다. 첫째, 이러한 회로들은 넓게 한정된 타이밍 구간은 허용하지 않을 뿐 아니라 외부 타이밍 회로도 가지고 있지 않다. 둘째, 몇몇 LCD 콘트롤러 및 수동 디스플레이(passive display)에 대하여만 호환성을 유지한다. 셋째, 전문적 구성성분을 가지는 통합 솔루션도 있다. 그리고 마지막으로, 우발적으로 LCD 전원전압이 차단되었다가 다시 시동될 경우, LCD 클럭과 데이터를 보호할 수 없다.
따라서, 위에서 언급한 단점을 극복할 수 있는 LCD 보호회로가 필요하게 되었다.
발명의 개요
본 발명은 디스플레이 보호회로를 제공하는 것으로써, 제 1의 OR게이트는 하나의 입력단에서 제 1 펄스를 수신하며 다른 입력단에서 제 1 클럭신호를 수신한다. 제 2의 OR게이트는 하나의 입력단에서 상기 제 1 펄스를 수신하며 다른 입력단에서 제 2 클럭신호를 수신한다. 제 1 단안정 멀티바이브레이터는 상기 제 1의 OR게이트에 연결되며 상기 제 1의 OR게이트의 출력을 수신하고 그에 대응하여 제 2 펄스를 생성한다. 제 2 단안정 멀티바이브레이터는 상기 제 2의 OR게이트에 연결되며 상기 제 2 의 OR게이트의 출력을 수신하고 그에 대응하여 제 3 펄스를 생성한다. 제 1 논리 게이트는 상기 제 1 및 제 2 단안정 멀티바이브레이터에 연결되며 소정 제 1 주기 동안 천이를 중지하는 제 1 및 제 2 클럭신호 중 어느 하나에 응답하여 상태가 변하는 제 4 펄스를 생성한다.
후술되는 본 발명의 상세한 설명 및 그 원리를 이용한 실시예의 도면을 참조하면 본 발명의 특징 및 장점이 보다 잘 이해될 수 있을 것이다.
도 1A와 1B는 본 발명에 따른 LCD 보호 회로를 도시하는 개요도이며;
제 2A와 2B는 도 1에 도시된 LCD 보호 회로를 도시하는 개요도이며;
도 3A-3D는 도1A와 1B에 도시된 LCD 보호 회로를 가지는 회로를 도시하는 개요도이며;
도4 내지 도11은 도 1에 도시된 LCD 보호 회로의 동작을 예시하는 타이밍 다이아그램이며;
도 12는 도 1에 도시된 LCD 보호 회로를 구현하는 시스템의 전원공급 시퀀스를 예시하는 타이밍 다이아그램이다.
바람직한 실시예의 상세한 설명
제 1 도 내지 제 3 도를 참조하면, 도시된 본 발명의 LCD 보호 회로(30)는 시스템 정지 또는 소프트웨어 버그의 발생시 수동 LCD 패널의 손상을 방지할 수 있다. 구체적으로, LCD 보호 회로(30)는 VDD 인에이블 레지스터가 작동하면(즉, VDD 전압이 턴-온되면) LCD 패널에 연결된 클럭 및 데이터 버퍼들을 인에이블한다. 그리하여, VDD 인에이블 레지스터와 VEE 인에이블 레지스터를 각각 리셋시키며(즉, VDD와 VEE를 각각 턴-오프시키며), (1)클럭신호들 중 하나가 천이동작을 멈추거나, (2)클럭신호 중 하나가 특정시간 후에 천이동작을 시작하지 않을 경우에 LCD 클럭및 데이터 버퍼들을 디스에이블 시킨다.
상기 LCD 보호 회로(30)는 넓게 한정된 타이밍 구간을 허용하며, 320×200부터 SVGA급 해상도를 포함하는 많은 다른 LCD 콘트롤러 및 수동 디스플레이와 호환성을 유지한다. 그리고, 상기 LCD 보호 회로(30)는 표준 논리 집적회로(IC)와 표준 수동 소자들을 사용한다. 더욱이, 상기 LCD 보호 회로(30)는 우연히 LCD 전원전압이 차단된 후 다시 인가될 때, LCD 클럭과 데이터를 보호하는 기능을 제공한다.
상기 LCD 보호 회로(30)는 CPU를 내장한 시스템 및 LCD 콘트롤러 등에 사용될 수 있다. LCD 콘트롤러는 행 클럭(CL1), 도트 클럭(CL2), 프레임 신호(CLF), 및 데이터 신호(LCD[3:0])를 생성하여 LCD 패널에 제공한다.
상기 LCD 보호 회로(30)는 하나의 비-재트리거가능(non-retriggerable) 단안정 멀티바이브레이터(32; 또는 원-샷(one-shot)), 두 개의 재트리거가능(retriggerable) 원-샷(34,36), 하나의 D 플립플롭(38), 두 개의 OR 게이트(46,48), 두 개의 AND 게이트(44, 52), 및 하나의 NAND 게이트(50)를 구비하며, 각각은 도면에 예시된 바와 같이 연결된다. 설명의 편의를 위해, 상기 원-샷의 타이밍 저항 및 캐패시터 값들은, 원-샷(32)이 0.1ms의 펄스를 발생하고 원-샷(34,36)이 1.0ms의 펄스를 발생하도록 선택된 것으로 간주한다. 그러나, 상기 원-샷의 타이밍 저항 및 캐패시터 값들은 본 발명의 범주를 벗어나지 않는 한 변경 가능함을 이해하여야 한다.
제 4 도 내지 제 11 도를 참조하여, LCD 보호 회로(30)의 동작을 설명한다. 시스템 리셋신호
Figure pct00001
가(예를 들면, 외부 CPU에 의해) 발생하면, 세 개의원-샷(32,34,36)은 모두 클리어 된다. 그러면, 사용자는 VDD_EN=1로 설정하므로써 LCD 패널에 VDD를 인가할 수 있다. 상기 VDD_EN신호는 클럭 및 데이터 버퍼들(버퍼링된 신호들은 XCL1, XCL2, XCLF, XLCD[3:0]을 포함)을 인에이블하는데 필요한 신호로서, VDD가 인에이블될 때에 한하여 전송된다. VDD_EN의 상승 엣지는 원-샷(32)을 트리거하게 되고, 이에 따라 상기 원-샷(32)은 0.1ms의 하이 펄스(VDD_PULSE)를 발생한다. 상기 VDD_PULSE 신호는 두 개의 OR 게이트(46,48)에 입력되는데, 이중 한개에는 버퍼링된 도트 클럭(XCL2)이 다른 한개에는 버퍼링된 행 클럭(XCL1)이 입력된다. OR 게이트(46,48)의 출력(CL2VDD, CL1VDD)은 두 개의 원-샷(34,36)에 입력된다.
각각의 원-샷(34,36)은 독립적인 1.0ms의 하이 펄스(CL2_PULSE, CL1_PULSE)를 발생하며, 이 펄스들은 NAND 게이트(50)에 의해 함께 NAND 연산되어 로우 천이 펄스
Figure pct00002
를 생성한다. 이 로우 펄스는 양 클럭의 천이가 계속되는 한 유지된다. 그러나, 만일 하나의 클럭이 2.0ms이상 천이를 멈추게 되거나 최대 2.0ms 이후 천이를 재개하지 않으면, 원-샷(34,36)은 타임-아웃되어
Figure pct00003
펄스의 상승 엣지를 발생하게 된다.
Figure pct00004
펄스의 상승 엣지는 D 플립플롭(38)을 클럭하게 되는데, 상기 D 플립플롭의 로우-활성화 출력신호는 AND 게이트(52)에 의해서
Figure pct00005
신호와 AND 연산되어 VDD_EN 신호를 리셋한다. VDD_EN 신호의 리셋으로 VDD 전원전압, 클럭 및 데이터 버퍼들, 및 VEE 전원전압이 차례로 디스에이블 된다. D 플립플롭(38)은 사용자가 LCD 전원전압 또는 데이터의 인에이블을 다시 시도하기 전에 클리어 되어야 한다.
본 발명에 따른 실시예의 상세한 개요를 나타내기 위해 사용되는 베리로그(Verilog) 컴퓨터 코드 리스트를 참고로 부록 A와 같이 첨부하였다.
본 발명은 박막 트랜지스터(TFT; Thin Film Transistor), 그리고 사무자동화 또는 시청각 기기용 능동(active) 매트릭스 LCD 등에 적용될 수도 있을 것이다.
상기 LCD 보호 회로(30)를 사용한 일예는 미합중국, 캘리포니아주, 산타클라라 소재의 국립 반도체 법인에 의해 출간되고, 부록 B에 참고로 첨부된 "엠베디드(embedded) 시스템용 원-칩 주변회로를 가지는 엘렌타리(Elentari) 최적화 32-비트 486-급 콘트롤러"표제의 데이터 자료에 설명된 것과 같은 시스템에서 찾을 수 있다. 상기 자료에 설명된 시스템은 온-보드(on-board) CPU, LCD 콘트롤러, 및 다른 온-보드 주변회로를 가지는 신호 IC 칩이다. 이러한 시스템에 있어서, 통상적으로 사용자는 LCD 콘트롤러 및 디스플레이 패널의 파워-업 또는 파워-다운시 적절한 시퀀스에 따라 주의를 기울여야 한다. 구체적으로, 다른 주변회로 및 내부 기능블럭들은 정상동작을 위한 인에이블 및 구성이 용이하나, LCD 콘트롤러는 통상적으로 특별한 취급을 요구한다. LCD 패널의 성질 때문에, 디스플레이 패널 자체에 사용되는 고전압을 인가하는데 있어서 주의를 기울여야 한다.
LCD 디스플레이 장치에 전원을 인가할 시 적절한 시퀀스를 따르는 것이 중요하며, 그렇지 않을 경우 LCD 디스플레이가 손상을 입을 수 있다. LCD 패널의 손상을 방지하기 위해서는, LCD 콘트롤러의 클럭이 디스에이블되기 전에 LCD 디스플레이에 인가되는 외부 DC 전원(VEE)이 먼저 디스에이블 되어야 한다. 제 12 도를 참조하면, 파워-업 시퀀스는 다음과 같다: 1) LCD 제어 레지스터를 구성한다; 2) VDD (5V 또는 3V)를 디스플레이에 인가한다; 3) 전원 관리 레지스터로부터 발생된 LCD 클럭을 VDD 인가 후 20msec 이내에서 인에이블시킨다; 4) LCD 콘트롤러를 인에이블시킨다; 5) LCD 클럭을 인가한 후 최대 20msec 이내에 VEE (22V/-26V)를 디스플레이에 인가한다. 한편, 파워-다운 시퀀스는 다음과 같다: 1) 디스플레이로부터 VEE를 제거한다; 2) LCD 콘트롤러를 디스에이블시킨다; 3) VEE를 제거한 후 20msec 이내에서 LCD 클럭을 디스에이블시킨다; 4) LCD 클럭을 제거한 후 20msec 이내에 디스플레이로부터 VDD를 제거한다. LCD가 인에이블되어 있을 때에는 LCD 클럭이 디스에이블되지 않아야 한다.
여기에서 설명된 본 발명의 실시예는 여기에서 참조 문헌으로 사용된 명세서: "DISPLAY CONTROLLER CAPABLE OF ACCESSING AN EXTERNAL MEMORY FOR GRAY SCALE MODULATION DATA"(대리인 도킷 번호 NSCI-62700)란 제목의 미합중국 특허 출원 제 08/451,319: "SERIAL INTERFACE CAPABLE OF OPERATING IN TWO DIFFERENT SERIAL DATA TRANSFER MODES"(대리인 도킷 번호 NSCI-62800)란 제목의 미합중국 특허 출원 제 08/451,965: "HIGH PERFORMANCE MULTIFUNCTION DIRECT MEMORY ACCESS(DMA) CONTROLLER" (대리인 도킷 번호 NSCI-62900)란 제목의 미합중국 특허 출원 제 08/453,076: "OPEN DRAIN MULTI-SOURCE CLOCK GENERATOR HAVING MINIMUM PULSE WIDTH"(대리인 도킷 번호 NSCI-63000)란 제목의 미합중국 특허 출원 제 08/452,001: "INTEGRATED CIRCUIT WITH MULTIPLE FUNCTIONS SHARING MULTIPLE INTERNAL SIGNAL BUSES ACCORING TO DISTRIBUTED BUS ACCESS AND CONTROLARBITRATION(대리인 도킷 번호 NSCI-63100)란 제목의 미합중국 특허 출원 제 08/451,503: "EXECUTION UNIT ARCHITECTURE TO SUPPORT x86 INSTRUCTION SET AND x86 SEGMENTED ADDRESSING"(대리인 도킷 번호 NSCI-63300)란 제목의 미합중국 특허 출원 제 08/451,924: "BARREL SHIFTER"(대리인 도킷 번호 NSCI-63400)란 제목의 미합중국 특허 출원 제 08/451,444: "BIT SEARCHING THROUGH 8, 16 OR 32-BIT OPERANDS USING A 32-BIT DATA PATH"(대리인 도킷 번호 NSCI-63500)란 제목의 미합중국 특허 출원 제 08/451,204: "DOUBLE PRECISION(64-BIT) SHIFT OPERATIONS USING A 32-BIT DATA PATH"(대리인 도킷 번호 NSCI-63600)란 제목의 미합중국 특허 출원 제 08/451,195: "METHOD FOR PERFORMING SIGNED DIVISION"(대리인 도킷 번호 NSCI-63700)란 제목의 미합중국 특허 출원 제 08/451,571 "METHOD FOR PERFORMING ROTATE THROUGH CARRY USING A 32-BIT BARREL SHIFTER AND COUNTER"(대리인 도킷 번호 NSCI-63800)란 제목의 미합중국 특허 출원 제 08/452,162: "AREA AND TIME EFFICIENT FIELD EXTRACTION CIRCUIT"(대리인 도킷 번호 NSCI-63900)란 제목의 미합중국 특허 출원 제 08/451,434: "NON-ARITHMETICAL CIRCULAR BUFFER CELL AVAILABILITY STATUS INDICATOR CIRCUIT"(대리인 도킷 번호 NSCI-64000)란 제목의 미합중국 특허 출원 제 08/451,535: "TAGGED PREFETCH AND INSTRUCTION DECODER FOR VARIABLE LENGTH INSTRUCTION SET AND METHOD OF OPERATION"(대리인 도킷 번호 NSCI-64100)란 제목의 미합중국 특허 출원 제 08/445,563: "PARTITIONED DECODER CIRCUIT FOR LOW POWER OPERATION"(대리인 도킷 번호 NSCI-64200)란 제목의 미합중국 특허 출원 제 08/450,153: "CIRCUIT FOR DESIGNATING INSTRUCTION POINTERS FORUSE BY A PROCESSOR DECODER"(대리인 도킷 번호 NSCI-64300)란 제목의 미합중국 특허 출원 제 08/451,495: "CIRCUIT FOR GENERATING A DEMAND-BASED GATED CLOCK"(대리인 도킷 번호 NSCI-64500)란 제목의 미합중국 특허 출원 제 08/451,219: "INCREMENTOR/DECREMENTOR"(대리인 도킷 번호 NSCI-64700)란 제목의 미합중국 특허 출원 제 08/451,214: "A PIPELINED MICROPROCESSOR THAT PIPELINES MEMORY REQUESTS TO AN EXTERNAL MEMORY"(대리인 도킷 번호 NSCI-64800)란 제목의 미합중국 특허 출원 제 08/451,150: "CODE BREAKPOINT DECODER"(대리인 도킷 번호 NSCI-64900)란 제목의 미합중국 특허 출원 제 08/451,198: "TWO TIER PREFETCH BUFFER STRUCTURE AND METHOD WITH BYPASS"(대리인 도킷 번호 NSCI-65000)란 제목의 미합중국 특허 출원 제 08/445,569: "INSTRUCTION LIMIT CHECK FOR MICROPROCESSOR"(대리인 도킷 번호 NSCI-65100)란 제목의 미합중국 특허 출원 제 08/445,564: "A PIPELINED MICROPROCESSOR THAT MAKES MEMORY REQUESTS TO A CACHE MEMORY AND AN EXTERNAL MEMORY CONTROLLER DURING THE SAME CLOCK CYCLE"(대리인 도킷 번호 NSCI-65200)란 제목의 미합중국 특허 출원 제 08/452,306: "APPARATUS AND METHOD FOR EFFICIENT COMPUTATION OF A 486™ MICROPROCESSOR COMPATIBLE POP INSTRUCTION"(대리인 도킷 번호 NSCI-65700)란 제목의 미합중국 특허 출원 제 08/452,080: "APPARATUS AND METHOD FOR EFFICIENTLY DETERMINIMG ADDRESSES FOR MISALINGED DATA STORED IN MEMORY"(대리인 도킷 번호 NSCI-65800)란 제목의 미합중국 특허 출원 제 08/450,154: "METHOD OF IMPLEMENTING FAST 486™ MICROPROCESSOR COMPATIBLE STRING OPERATION"(대리인 도킷 번호 NSCI-65900)란 제목의 미합중국 특허 출원 제 08/451,742: "A PIPELINED MICROPROCESSOR THAT PREVENTS THE CACHE FROM BEING READ WHEN THE CONTENTS OF THE CACHE ARE INVALID"(대리인 도킷 번호 NSCI-66000)란 제목의 미합중국 특허 출원 제 08/452,659: "DRAM CONTROLLER THAT REDUCES THE TIME REQUIRED TO PROCESS MEMORY REQUESTS"(대리인 도킷 번호 NSCI-66300)란 제목의 미합중국 특허 출원 제 08/451,507: "INTEGRATED PRIMARY BUS AND SECONDARY BUS CONTROLLER WITH REQUCED PIN COUNT"(대리인 도킷 번호 NSCI-66400)란 제목의 미합중국 특허 출원 제 08/451,420: "SUPPLY AND INTERFACE CONFIGURABLE INPUT/OUTPUT BUFFER"(대리인 도킷 번호 NSCI-66500)란 제목의 미합중국 특허 출원 제 08/452,365: "CLOCK GENERATION CIRCUIT FOR A DISPLAY CONTROLLER HAVING A FINE TUNEABLE FRAME RATE"(대리인 도킷 번호 NSCI-66600)란 제목의 미합중국 특허 출원 제 08/451,744: "CONFIGURABLE POWER MANAGEMENT SCHEME"(대리인 도킷 번호 NSCI-67000)란 제목의 미합중국 특허 출원 제 08/451,206: "BIDIRECTIONAL PARALLEL SIGNAL INTERFACE"(대리인 도킷 번호 NSCI-66700)란 제목의 미합중국 특허 출원 제 08/452,350: "LIQUID CRYSTAL DISPLAY(LCD) PROTECTION CIRCUIT"(대리인 도킷 번호 NSCI-67100)란 제목의 미합중국 특허 출원 제 08/452,094: "DISPLAY CONTROLLER CAPABLE OF ACCESSING GRAPHICS DATA FROM A SHARED SYSTEM MEMORY"(대리인 도킷 번호 NSCI-67500)란 제목의 미합중국 특허 출원 제 08/450,156: "INTEGRATED CIRCUIT WITH TEST SIGNAL BUSES AND TEST CONTROL CIRCUITS"(대리인 도킷 번호 NSCI-67600)란 제목의 미합중국 특허 출원 제 08/450,726: DECODE BLOCK TEST METHOD ANDAPPARATUS""(대리인 도킷 번호 NSCI-68000)란 제목의 미합중국 특허 출원 제 08/445,568:인 계류중인 일반 양도된 특허 출원에 설명된 다수의 추가 기능 및 특징을 포함하는 집적 회로에서 구현되어 왔다.
이상에서 설명된 본 발명의 실시예는 다양하게 변경하여 실시할 수도 있을 것이다. 따라서, 본 발명의 권리범위는 후술되는 청구항에 의해서 한정되어야 하며, 이 권리범위 내의 구조 및 방법 그리고 그 균등물 또한 상기 청구항에 의하여 한정되어야 한다.

Claims (11)

  1. 디스플레이 보호 회로에 있어서,
    하나의 입력단에서 제 1 펄스를 수신하며, 다른 입력단에서 제 1 클럭신호를 수신하는 제 1의 OR게이트;
    하나의 입력단에서 상기 제 1 펄스를 수신하며, 다른 입력단에서 제 2 클럭신호를 수신하는 제 2의 OR게이트,
    상기 제 1의 OR게이트에 연결되며, 상기 제 1의 OR게이트의 출력을 수신하고 그에 대응하여 제 2 펄스를 생성하는 제 1 단안정 멀티바이브레이터;
    상기 제 2의 OR게이트에 연결되며, 상기 제 2의 OR게이트의 출력을 수신하고 그에 대응하여 제 3 펄스를 생성하는 제 2 단안정 멀티바이브레이터; 및
    상기 제 1 및 제 2 단안정 멀티바이브레이터에 연결되며, 소정 제 1 주기 동안 천이를 중지하는 제 1 및 제 2 클럭신호 중 어느 하나에 응답하여 상태가 변하는 제 4 펄스를 생성하는 제 1 논리 게이트를 구비하는 디스플레이 보호 회로.
  2. 제 1 항에 있어서,
    상기 제 4 펄스가 제 2 소정 주기 동안 천이동작을 시작하지 않는 상기 제 1 및 제 2 클럭신호 중 어느 하나에 응답하여 상태를 변화하는 디스플레이 보호 회로.
  3. 제 1 항에 있어서,
    상기 제 1 논리 게이트가 NAND 게이트인 디스플레이 보호 회로.
  4. 제 1 항에 있어서,
    인에이블 신호를 수신하며, 제 1 및 제 2의 OR 게이트에 연결되며, 상기 인에이블 신호에 대응하여 상기 제 1 펄스를 생성하는 제 3 단안정 멀티바이브레이터를 더 구비하는 디스플레이 보호 회로.
  5. 제 4 항에 있어서,
    상기 제 4 펄스는 상기 인에이블 신호를 리셋시키기 위해 사용되는 디스플레이 보호 회로.
  6. 제 5 항에 있어서,
    상기 제 1 논리 게이트에 연결되며, 상기 제 4 펄스를 수신하여 상기 인에이블 신호를 리셋하기 위한 제 5 펄스를 생성하는 제 1 플립플롭을 더 구비하는 디스플레이 보호 회로.
  7. 제 1 항에 있어서,
    상기 제 1 및 제 2 단안정 멀티바이브레이터는 재트리거가능(retriggerable) 단안정 멀티바이브레이터인 디스플레이 보호 회로.
  8. 디스플레이 보호 회로에 있어서,
    인에이블 신호를 수신하며, 그에 대응하여 제 1 펄스를 생성하는 제 1 단안정 멀티바이브레이터;
    상기 제 1 단안정 멀티바이브레이터에 연결되며, 하나의 입력단에서 상기 제 1 펄스를 수신하고 다른 입력단에서 제 1 클럭신호를 수신하는 제 1의 OR 게이트;
    상기 제 1 단안정 멀티바이브레이터에 연결되며, 하나의 입력단에서 상기 제 1 펄스를 수신하고 다른 입력단에서 제 2 클럭신호를 수신하는 제 2의 OR 게이트;
    상기 제 1의 OR 게이트에 연결되며, 상기 제 1의 OR 게이트의 출력을 수신하여 그에 대응하여 제 2 펄스를 생성하는 제 2 단안정 멀티바이브레이터;
    상기 제 2의 OR 게이트에 연결되며, 상기 제 2의 OR 게이트의 출력을 수신하여 그에 응답하여 제 3 펄스를 생성하는 제 3 단안정 멀티바이브레이터;
    상기 제 2 및 제 3 단안정 멀티바이브레이터에 연결되며, 상기 제 2 및 제 3 펄스를 함께 NAND 연산하여 제 4 펄스를 생성하는 NAND 게이트; 및
    상기 NAND 게이트에 연결되며, 제 4 펄스를 수신하고, 상기 인에이블 신호를 리셋하기 위한 제 5 펄스를 생성하는 제 1 플립플롭을 구비하는 디스플레이 보호 회로.
  9. 제 8 항에 있어서,
    상기 인에이블 신호를 수신하여 그에 응답하여 상기 제 1 및 제 2 클럭신호를 생성하는 버퍼회로를 더 구비하는 디스플레이 보호 회로.
  10. 제 8 항에 있어서,
    상기 제 1 플립플롭에 연결되며, 상기 제4펄스를 수신하고 상기 인에이블 신호를 리셋하기 위한 리셋신호와 상기 제 4 펄스를 AND 연산하는 제 1 AND 게이트를 더 구비하는 디스플레이 보호 회로.
  11. 제 8 항에 있어서,
    상기 제 1 단안정 멀티바이브레이터는 비-재트리거가능 단안정 멀티바이브레이터이며, 상기 제 2 및 제 3 단안정 멀티바이브레이터는 재트리거가능 단안정 멀티바이브레이터인 디스플레이 보호 회로.
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