JPS61296771A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61296771A JPS61296771A JP13871585A JP13871585A JPS61296771A JP S61296771 A JPS61296771 A JP S61296771A JP 13871585 A JP13871585 A JP 13871585A JP 13871585 A JP13871585 A JP 13871585A JP S61296771 A JPS61296771 A JP S61296771A
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- JP
- Japan
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- oxide film
- silicon oxide
- polycrystalline silicon
- gate electrode
- silicon
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にＭＯ８型ト
ランジスタのゲート電極の側面に側壁（サイドフォール
）を形成する方法に関する。
ランジスタのゲート電極の側面に側壁（サイドフォール
）を形成する方法に関する。
従来、ゲート電極の側面に側壁を有するＭＯ８型トラン
ジスタは例えば第９図〜第１４図に示した方法で形成さ
れている。まずシリコン基板１上に熱酸化シリコン酸化
膜２を形成しその上にゲート電極となる所定形状の多結
晶シリコン３を形成する（第９図）。次に、多結晶シリ
コン３を含む表面上に化学気相成長法による酸化膜（以
下Ｃ■シリコン酸化膜と略称する）１０を堆積する（第
１０図）。次に、ＣＶＤシリコン酸化膜１０を異方性ド
ライエツチング法によりゲーＩｔ極３の側面にのみ残し
てエツチングしＣＶＤシリコン酸化膜の側壁１０′を形
成する。このエツチング時に、多結晶シリコン３及びＣ
ＶＤシリコン酸化膜の側壁１０′ で覆われていない
部分の熱酸化シリコン酸化膜２はエツチング除去されシ
リコン基板表面が露出する（第１１図）。次に、多結晶
シリコン３を含む表面上に高融点金属５を被着形成する
（第１２図）。次に、熱処理を行ない、ゲート電極上部
及びソース・ドレイン形成領域にシリサイド１０２を形
成し、ＣＶＤシリコン酸化膜の側壁１０′ 上の未反
応高融点金属をエツチング除去する（第１３図）。次に
、シリサイド１０２を通して全面に不純物イオン６をイ
オン注入し、多結晶シリコン３の抵抗を下げると共にソ
ース・ドレイン領域１０３を形成する（第１４図）。
ジスタは例えば第９図〜第１４図に示した方法で形成さ
れている。まずシリコン基板１上に熱酸化シリコン酸化
膜２を形成しその上にゲート電極となる所定形状の多結
晶シリコン３を形成する（第９図）。次に、多結晶シリ
コン３を含む表面上に化学気相成長法による酸化膜（以
下Ｃ■シリコン酸化膜と略称する）１０を堆積する（第
１０図）。次に、ＣＶＤシリコン酸化膜１０を異方性ド
ライエツチング法によりゲーＩｔ極３の側面にのみ残し
てエツチングしＣＶＤシリコン酸化膜の側壁１０′を形
成する。このエツチング時に、多結晶シリコン３及びＣ
ＶＤシリコン酸化膜の側壁１０′ で覆われていない
部分の熱酸化シリコン酸化膜２はエツチング除去されシ
リコン基板表面が露出する（第１１図）。次に、多結晶
シリコン３を含む表面上に高融点金属５を被着形成する
（第１２図）。次に、熱処理を行ない、ゲート電極上部
及びソース・ドレイン形成領域にシリサイド１０２を形
成し、ＣＶＤシリコン酸化膜の側壁１０′ 上の未反
応高融点金属をエツチング除去する（第１３図）。次に
、シリサイド１０２を通して全面に不純物イオン６をイ
オン注入し、多結晶シリコン３の抵抗を下げると共にソ
ース・ドレイン領域１０３を形成する（第１４図）。
以上の工程により電極配線を低抵抗化したＭＯ８型トラ
ンジスタが得られる。
ンジスタが得られる。
上述した従来の半導体装置の製造方法は、側壁形成後、
高融点金属を被潰し、ゲート電極上部及びソース・ドレ
イン形成領域を熱処理によってシリサイド化している。
高融点金属を被潰し、ゲート電極上部及びソース・ドレ
イン形成領域を熱処理によってシリサイド化している。
ところで側壁材料として用いられているＣＶＤシリコン
酸化膜は多孔質であるため膜質が悪く絶縁性が良好では
ない。このためシリサイド化熱処理によりＣＶＤシリコ
ン酸化膜の側壁１０′は高融点金属と界面反応を起し、
さらに多孔性となり絶縁性が劣化する。その結果、ＭＯ
８型トランジスタのゲート電極とソース・ドレイン領域
間の耐圧不良を引き起していた。
酸化膜は多孔質であるため膜質が悪く絶縁性が良好では
ない。このためシリサイド化熱処理によりＣＶＤシリコ
ン酸化膜の側壁１０′は高融点金属と界面反応を起し、
さらに多孔性となり絶縁性が劣化する。その結果、ＭＯ
８型トランジスタのゲート電極とソース・ドレイン領域
間の耐圧不良を引き起していた。
本発明は、半導体基板の一主面に形成された第１の絶縁
膜上に第１の多結晶シリコンからなる所定形状のゲート
電極を形成する工程と、前記ゲート電極表面に第２の絶
縁膜を形成する工程と、前記第１及び第２の絶縁膜上に
第２の多結晶シリコンな被着する工程と、前記第２の多
結晶シリコンをすべてシリコン酸化膜に変換する工程と
、異方性ドライエツチング法により前記シリコン酸化膜
を前記ゲート電極の側面にのみ残す工程とを含むことを
特徴とするＭＯ８型トランジスタを備えた半導体装置の
製造方法である。
膜上に第１の多結晶シリコンからなる所定形状のゲート
電極を形成する工程と、前記ゲート電極表面に第２の絶
縁膜を形成する工程と、前記第１及び第２の絶縁膜上に
第２の多結晶シリコンな被着する工程と、前記第２の多
結晶シリコンをすべてシリコン酸化膜に変換する工程と
、異方性ドライエツチング法により前記シリコン酸化膜
を前記ゲート電極の側面にのみ残す工程とを含むことを
特徴とするＭＯ８型トランジスタを備えた半導体装置の
製造方法である。
次に、本発明について図面を参照して説明する。
第１図〜第８図は本発明の一実施例の半導体装置の製造
方法の主要工程を工程順に示した縦断面図である。
方法の主要工程を工程順に示した縦断面図である。
まず、シリコン基板１上にゲート酸化膜となる熱酸化シ
リコン酸化膜２を設ける。その上にゲート電極となる所
定形状の多結晶シリコン３を形成する（第１図）。
リコン酸化膜２を設ける。その上にゲート電極となる所
定形状の多結晶シリコン３を形成する（第１図）。
次に、多結晶シリコン３を熱酸化しその表面に１００Ａ
程度の膜厚のシリコン酸化膜１００を形成する（第２図
〕。
程度の膜厚のシリコン酸化膜１００を形成する（第２図
〕。
次に、熱酸化シリコン酸化膜２及び１００上に多結晶シ
リコン４を１０００〜２０００Ａ程度の膜厚に堆積する
（第３図）。
リコン４を１０００〜２０００Ａ程度の膜厚に堆積する
（第３図）。
次に多結晶シリコン４を水素と酸素の混合ガス次に、熱
酸化シリコン酸化膜１０１を異方性のドライエツチング
法を用いてエツチングし、ゲート電極となる多結晶シリ
コン３の側面にのみ熱酸化シリコン酸化膜の側壁１０１
′ を形成する（第５図）。
酸化シリコン酸化膜１０１を異方性のドライエツチング
法を用いてエツチングし、ゲート電極となる多結晶シリ
コン３の側面にのみ熱酸化シリコン酸化膜の側壁１０１
′ を形成する（第５図）。
次に、多結晶シリコン３を含むシリコン基板表面上に高
融点金属５を被着する（第６図）。
融点金属５を被着する（第６図）。
次に、熱処理を行ない、゛ゲート電極上部及びソース・
ドレイン形成領域にシリサイド１０２を形成し、熱酸化
シリコン酸化膜の側壁１０１′ 上の未反応高融点金属
をエツチング除去する（第７図）。
ドレイン形成領域にシリサイド１０２を形成し、熱酸化
シリコン酸化膜の側壁１０１′ 上の未反応高融点金属
をエツチング除去する（第７図）。
次に、シリサイド１０２を通して全面に不純物イオン６
をイオン注入し、多結晶シリコン３の抵抗を下げると共
にソース・ドレイン領域１０３を形成する（第８図）。
をイオン注入し、多結晶シリコン３の抵抗を下げると共
にソース・ドレイン領域１０３を形成する（第８図）。
以上の工程により電極配線を低抵抗化したＭＯ８盤トラ
ンジスタが得られる。
ンジスタが得られる。
このように、側壁として多結晶シリコンを熱酸化してな
る均質なシリコン酸化膜を用いることによって高融点金
属と側壁間の界面反応が少なくなり絶縁性が劣化せず、
半導体装置の製造歩留り並゛びに信頼性が向上する。
る均質なシリコン酸化膜を用いることによって高融点金
属と側壁間の界面反応が少なくなり絶縁性が劣化せず、
半導体装置の製造歩留り並゛びに信頼性が向上する。
以上説明したように本発明は、ゲート電極の側面に多結
晶シリコンを熱酸化して得られる熱酸化シリコン酸化膜
を用いて側壁を形成することにより、側壁に多孔質のＣ
ＶＤシリコン酸化膜を用いる場合よりもゲート電極とソ
ース・ドレイン領域間の絶縁性が良好なＭＯ８型トラン
ジスタが得うれる。また、絶縁性が良好な側壁を用いて
いるため側壁寸法がばらついてもゲート電極とソース・
ドレイン領域間の絶縁性の劣化が少ないので半導体装置
の製造歩留り並びに信頼性が向上する。
晶シリコンを熱酸化して得られる熱酸化シリコン酸化膜
を用いて側壁を形成することにより、側壁に多孔質のＣ
ＶＤシリコン酸化膜を用いる場合よりもゲート電極とソ
ース・ドレイン領域間の絶縁性が良好なＭＯ８型トラン
ジスタが得うれる。また、絶縁性が良好な側壁を用いて
いるため側壁寸法がばらついてもゲート電極とソース・
ドレイン領域間の絶縁性の劣化が少ないので半導体装置
の製造歩留り並びに信頼性が向上する。
第１図乃至第８図は本発明の一実施例の半導体装置の製
造方法の主要工程を工程順に示した縦断面図、第９図乃
至第１４図は従来の半導体装置の製造方法の主要工程を
工程順に示した縦断面図である。 １・・・・・・シリコン基板、２，１００，１０１・・
・・・・熱酸化シリコン酸化膜、３，４・・・・・・多
結晶シリコン、５・・・・・・高融点金属、６・・・・
・・不純物イオン、１ｏ・・・・・・ＣＶＤ−／ＩＪコ
ン酸（ｔＪ、ｔｏ’・・・・・・ＣＶＤシリコン酸化膜
の側壁、１０１’・・・・・・熱酸化シリコン酸化膜の
側壁、１０２・・・・・・高融点金属シリサイド、＄
１ 図 茅 ２１！１ 稟 ３ 肥 ＄ ４ 図 茅 Ｂ 図 茶 ワ 図 ＄ ｌθ 図 茅 Ｉｌ 図
造方法の主要工程を工程順に示した縦断面図、第９図乃
至第１４図は従来の半導体装置の製造方法の主要工程を
工程順に示した縦断面図である。 １・・・・・・シリコン基板、２，１００，１０１・・
・・・・熱酸化シリコン酸化膜、３，４・・・・・・多
結晶シリコン、５・・・・・・高融点金属、６・・・・
・・不純物イオン、１ｏ・・・・・・ＣＶＤ−／ＩＪコ
ン酸（ｔＪ、ｔｏ’・・・・・・ＣＶＤシリコン酸化膜
の側壁、１０１’・・・・・・熱酸化シリコン酸化膜の
側壁、１０２・・・・・・高融点金属シリサイド、＄
１ 図 茅 ２１！１ 稟 ３ 肥 ＄ ４ 図 茅 Ｂ 図 茶 ワ 図 ＄ ｌθ 図 茅 Ｉｌ 図
Claims (1)
- 半導体基板の一主面に形成された第１の絶縁膜上に第１
の多結晶シリコンからなる所定形状のゲート電極を形成
する工程と、前記ゲート電極表面に第２の絶縁膜を形成
する工程と、前記第１及び第２の絶縁膜上に第２の多結
晶シリコンを被着する工程と、前記第２の多結晶シリコ
ンをすべてシリコン酸化膜に変換する工程と、異方性ド
ライエッチング法により前記シリコン酸化膜を前記ゲー
ト電極の側面にのみ残す工程とを含むことを特徴とする
ＭＯＳ型トランジスタを備えた半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13871585A JPS61296771A (ja) | 1985-06-25 | 1985-06-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13871585A JPS61296771A (ja) | 1985-06-25 | 1985-06-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61296771A true JPS61296771A (ja) | 1986-12-27 |
Family
ID=15228435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13871585A Pending JPS61296771A (ja) | 1985-06-25 | 1985-06-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61296771A (ja) |
-
1985
- 1985-06-25 JP JP13871585A patent/JPS61296771A/ja active Pending
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