JPS61288255A - プロセツサ間通信制御方式 - Google Patents
プロセツサ間通信制御方式Info
- Publication number
- JPS61288255A JPS61288255A JP13100785A JP13100785A JPS61288255A JP S61288255 A JPS61288255 A JP S61288255A JP 13100785 A JP13100785 A JP 13100785A JP 13100785 A JP13100785 A JP 13100785A JP S61288255 A JPS61288255 A JP S61288255A
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- JP
- Japan
- Prior art keywords
- packet
- processor
- processors
- receiving
- packets
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- Pending
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- Multi Processors (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概 要］
データバスに複数のプロセッサが接続されていて、その
内の１プロセツサから他の複数のプロセッサに対し同時
に同一データをパケット転送する系において、一定数の
複数個のパケットを繰り返しデータバス上に送出して、
受信側の総てのプロセッサが同一パケットを受信し終わ
るごとに該パケットの送出を停止し、新たなパケットを
追加して送出することにより、受信側の処理速度の速い
プロセッサの稼動効率を高める方式である。
内の１プロセツサから他の複数のプロセッサに対し同時
に同一データをパケット転送する系において、一定数の
複数個のパケットを繰り返しデータバス上に送出して、
受信側の総てのプロセッサが同一パケットを受信し終わ
るごとに該パケットの送出を停止し、新たなパケットを
追加して送出することにより、受信側の処理速度の速い
プロセッサの稼動効率を高める方式である。
［産業上の利用分野］
本発明はマルチプロセッサシステムのようにデータバス
に複数のプロセッサが接続されていて、その内の１プロ
セツサから他の複欣のプロセッサに対して同一データを
同時にパケット転送（放送）する場合の制御に関するも
のである。
に複数のプロセッサが接続されていて、その内の１プロ
セツサから他の複欣のプロセッサに対して同一データを
同時にパケット転送（放送）する場合の制御に関するも
のである。
［従来の技術］
マルチプロセッサシステムにおいて、１プロセツサから
他のプロセッサにデータをパケット転送する場合には、
送信側がデータバス上に送出したパケットが相手側プロ
セッサに受信されて肯定的応答がなされるまでは次のパ
ケットが送出されない。
他のプロセッサにデータをパケット転送する場合には、
送信側がデータバス上に送出したパケットが相手側プロ
セッサに受信されて肯定的応答がなされるまでは次のパ
ケットが送出されない。
すなわち、受信側のプロセッサにおいて、１パケツト分
のデータが収容できるフリーバッファがシステム領域に
存在しないと次のパケットを受信することができないか
ら肯定的応答を行わず、このようなときには、フリーバ
ッファが用意できたとき肯定的応答を発出して次のパケ
ットの送出を促し、これを受は入れることになる。
のデータが収容できるフリーバッファがシステム領域に
存在しないと次のパケットを受信することができないか
ら肯定的応答を行わず、このようなときには、フリーバ
ッファが用意できたとき肯定的応答を発出して次のパケ
ットの送出を促し、これを受は入れることになる。
［発明が解決しようとする問題点］
上述のような従来のプロセッサ間通信方式において、こ
れを、１プロセツサから複数のプロセッサへ同時に同一
パケットでデータを転送する放送とよばれるデータ転送
に適用する場合を考えると、送信すべきパケットが複数
個あっても、送信側のプロセッサは、１パケツトを送出
した後、それがそれぞれの受信側のプロセッサに受信さ
れて、総ての受信側のプロセッサから肯定的応答がなさ
れるまでは、次のパケットを送出できない。
れを、１プロセツサから複数のプロセッサへ同時に同一
パケットでデータを転送する放送とよばれるデータ転送
に適用する場合を考えると、送信すべきパケットが複数
個あっても、送信側のプロセッサは、１パケツトを送出
した後、それがそれぞれの受信側のプロセッサに受信さ
れて、総ての受信側のプロセッサから肯定的応答がなさ
れるまでは、次のパケットを送出できない。
従って、受信側の複数のプロセッサの内のいずれかのプ
ロセッサが何らかの理由で処理が遅れたときや、複数の
プロセッサのそれぞれの処理内容の相違などによる受信
データを処理する時間のばらつきのある場合には、複数
の受信側プロセッサの内の最も処理時間の遅いプロセッ
サの受信が終了するまで、次のパケットの送出ができな
いから、処理速度が速くすでに送出されたパケットの受
信処理を終了している受信側プロセッサは、次のパケッ
トが到着するまで、これを待つための無駄な時間を過ご
すことになるという問題点があった。
ロセッサが何らかの理由で処理が遅れたときや、複数の
プロセッサのそれぞれの処理内容の相違などによる受信
データを処理する時間のばらつきのある場合には、複数
の受信側プロセッサの内の最も処理時間の遅いプロセッ
サの受信が終了するまで、次のパケットの送出ができな
いから、処理速度が速くすでに送出されたパケットの受
信処理を終了している受信側プロセッサは、次のパケッ
トが到着するまで、これを待つための無駄な時間を過ご
すことになるという問題点があった。
本発明は、このような従来の問題点に鑑み、マルチプロ
セッサシステムにおいて、処理速度の異なるプロセッサ
に同時にデータをパケット転送する場合に、受信側の処
理速度の速いプロセッサにおいて、無効時間を生ずるこ
との少ないデータ転送方式を提供することを目的として
いる。
セッサシステムにおいて、処理速度の異なるプロセッサ
に同時にデータをパケット転送する場合に、受信側の処
理速度の速いプロセッサにおいて、無効時間を生ずるこ
との少ないデータ転送方式を提供することを目的として
いる。
［問題点を解決するための手段］
そして、この目的は本発明によれば特許請求の範囲に記
載のとおり、送信側のプロセッサがデータバスによって
同時に複数の受信側のプロセッサに同一データをパケッ
ト転送する場合において、受信側のプロセッサに現在バ
ス上に送出されているパケットを受信したことをパケッ
ト単位で送信側に通知する手段を複数組設けると共に、
送信側のプロセッサに現在送信中のパケットの内の１つ
が総ての受信側で受信されたことを検出したとき先頭パ
ケットとして送るべきパケットの番号を指示するカウン
タを歩進する手段を設け、送信側プロセッサが該カウン
タの値によって指示されるパケットを先頭にして前記受
信側のパケットを受信したことをパケット単位で送信側
に通知する手段の数に等しい数のパケットをデータバス
上に送出することを特徴とするプロセッサ間通信制御方
式 ％式％］ 第２図は本発明の１実施例のシステム構成図であって、
７は送信側プロセッサ、８１〜８ｎは受信側プロセッサ
を表しており、３はステータスバス、９はデータバス、
１０はパケット１個分の容量を持つ受信バッファを表し
ている。
載のとおり、送信側のプロセッサがデータバスによって
同時に複数の受信側のプロセッサに同一データをパケッ
ト転送する場合において、受信側のプロセッサに現在バ
ス上に送出されているパケットを受信したことをパケッ
ト単位で送信側に通知する手段を複数組設けると共に、
送信側のプロセッサに現在送信中のパケットの内の１つ
が総ての受信側で受信されたことを検出したとき先頭パ
ケットとして送るべきパケットの番号を指示するカウン
タを歩進する手段を設け、送信側プロセッサが該カウン
タの値によって指示されるパケットを先頭にして前記受
信側のパケットを受信したことをパケット単位で送信側
に通知する手段の数に等しい数のパケットをデータバス
上に送出することを特徴とするプロセッサ間通信制御方
式 ％式％］ 第２図は本発明の１実施例のシステム構成図であって、
７は送信側プロセッサ、８１〜８ｎは受信側プロセッサ
を表しており、３はステータスバス、９はデータバス、
１０はパケット１個分の容量を持つ受信バッファを表し
ている。
第２図において、送信側プロセッサ７からデータバス９
に送出されたデータパケットは各受信側プロセッサ８．
〜８ｎの受信バッファ１０に格納される。それぞれの受
信側プロセッサは該受信バッファ１０に格納されたデー
タを自己のメモリのシステム領域に移送して、これによ
り受信バッファが空くと、ステータスバスによって送信
側のプロセッサ７に知らせる。（本図ではステータスバ
ス３は１本の線で表示しているが実際には後述するよう
に複数のラインからなり、パケット別に使い分けている
。）送信側プロセッサ７は、複数個（本実施例では４個
）のパケットを繰り返し送出するが総ての受信側プロセ
ッサ８１〜８ｎが受信し終わったパケットの送出を止め
、その背広に送るべきパケットを加えて送出する。
に送出されたデータパケットは各受信側プロセッサ８．
〜８ｎの受信バッファ１０に格納される。それぞれの受
信側プロセッサは該受信バッファ１０に格納されたデー
タを自己のメモリのシステム領域に移送して、これによ
り受信バッファが空くと、ステータスバスによって送信
側のプロセッサ７に知らせる。（本図ではステータスバ
ス３は１本の線で表示しているが実際には後述するよう
に複数のラインからなり、パケット別に使い分けている
。）送信側プロセッサ７は、複数個（本実施例では４個
）のパケットを繰り返し送出するが総ての受信側プロセ
ッサ８１〜８ｎが受信し終わったパケットの送出を止め
、その背広に送るべきパケットを加えて送出する。
以下、これらの制御について第１図により更に詳細に説
明する。
明する。
第１図は本発明の１実施例の構成図であって、１は送信
側プロセッサ、２はＯＲ回路、３はステータスバス、４
は受信側プロセッサ、５、〜５４はフリップフロップ回
路、６はインバータを表している。
側プロセッサ、２はＯＲ回路、３はステータスバス、４
は受信側プロセッサ、５、〜５４はフリップフロップ回
路、６はインバータを表している。
第１図において、受信側プロセッサ４はフリップフロッ
プ５１〜５．と受信カウンタ（図示していない）をリセ
ットしてパケットの受信を開始する。すなわち、データ
バス上のパケットを受信バッファに格納して、そのパケ
ット番号が受信カウンタの値と等しいか否かを調べ（こ
の場合はパケット番号０番）、等しければ、これを、自
己のメモリのシステム領域に移送して、Ａ、信号を“１
”にする、これによってフリップフロップ５１がセット
される。そして、次のパケット（パケット番号１番）を
受信するとＡ２信号を１”にしてフリップフロップ ５
□をセットする。このようにしてパケットを受信する都
度順番が該当するフリップフロップをセットする。
プ５１〜５．と受信カウンタ（図示していない）をリセ
ットしてパケットの受信を開始する。すなわち、データ
バス上のパケットを受信バッファに格納して、そのパケ
ット番号が受信カウンタの値と等しいか否かを調べ（こ
の場合はパケット番号０番）、等しければ、これを、自
己のメモリのシステム領域に移送して、Ａ、信号を“１
”にする、これによってフリップフロップ５１がセット
される。そして、次のパケット（パケット番号１番）を
受信するとＡ２信号を１”にしてフリップフロップ ５
□をセットする。このようにしてパケットを受信する都
度順番が該当するフリップフロップをセットする。
このような動作は複数の各受信側プロセッサにおいて、
個々に行なわれている。
個々に行なわれている。
そして、各受信側プロセッサの対応するフリップフロッ
プの出力はワイアードＯＲによってそれぞれステータス
バス３に接続されていて、対応するフリップフロップが
総てセットされたとき、それが送信側プロセッサに知ら
される。
プの出力はワイアードＯＲによってそれぞれステータス
バス３に接続されていて、対応するフリップフロップが
総てセットされたとき、それが送信側プロセッサに知ら
される。
すなわち、送信側プロセッサは、受信側プロセッサのフ
リップフロップの数に等しい複数個のパケット（この場
合は受信側のフリップフロップが４個設けられているの
で送信カウンタの値と等しい番号のパケットを先頭とす
る４個のパケット）を繰り返しデータバスに送出してい
るが、その間に、各受信側プロセッサのいずれかのフリ
ップフロップ（例えば各受信側プロセッサのフリップフ
ロップ５１）が総てセットされると、ＯＲ回路２を経由
してコントロール信号が“１″になることにより該当す
るパケット （この場合０番のパケット）が総ての受信
側プロセッサに受信されたことを知り、その送出を停止
すると共に、割り込みを発生して、転送すべきデータを
得て、これを４番のパケットとして他のパケットに加え
て送出を開始する。このとき、送信力→ンタの値を歩進
するので、送出されるパケットは１番〜４番の４個のパ
ケットとなる。
リップフロップの数に等しい複数個のパケット（この場
合は受信側のフリップフロップが４個設けられているの
で送信カウンタの値と等しい番号のパケットを先頭とす
る４個のパケット）を繰り返しデータバスに送出してい
るが、その間に、各受信側プロセッサのいずれかのフリ
ップフロップ（例えば各受信側プロセッサのフリップフ
ロップ５１）が総てセットされると、ＯＲ回路２を経由
してコントロール信号が“１″になることにより該当す
るパケット （この場合０番のパケット）が総ての受信
側プロセッサに受信されたことを知り、その送出を停止
すると共に、割り込みを発生して、転送すべきデータを
得て、これを４番のパケットとして他のパケットに加え
て送出を開始する。このとき、送信力→ンタの値を歩進
するので、送出されるパケットは１番〜４番の４個のパ
ケットとなる。
第３図は本発明の１実施例の上述した制御を流れ図とし
て示したもので、（ａ）は送信側プロセッサの制御、（
ｂ）は受信側プロセッサの制御を示している。
て示したもので、（ａ）は送信側プロセッサの制御、（
ｂ）は受信側プロセッサの制御を示している。
［発明の効果］
以上、詳細に説明したように本発明の方式によれば、マ
ルチプロセッサシステムにおいて、送信側のプロセッサ
から複数の受信側のプロセッサに同じデータを同時（こ
複数のバ ′ゲットによって転送する場合に、受信
側のプロセッサの処理速度が異なっても、処理速度の速
いプロセッサの側に無効な待ち時間を生ずることが少な
いから、効率の良いシステムを構成することができるの
で効果は大である。
ルチプロセッサシステムにおいて、送信側のプロセッサ
から複数の受信側のプロセッサに同じデータを同時（こ
複数のバ ′ゲットによって転送する場合に、受信
側のプロセッサの処理速度が異なっても、処理速度の速
いプロセッサの側に無効な待ち時間を生ずることが少な
いから、効率の良いシステムを構成することができるの
で効果は大である。
第１図は本発明の１実施例の構成図、第２図は本発明の
１実施例のシステム構成図、第３図は本発明の１実施例
の制御を示す流れ図である。 １．７・・・送信側プロセッサ、２・・・ＯＲ回路、３
・・・ステータスバス、４．８．〜８ｎ・・・受信側プ
ロセッサ、５．〜５．・・・フリップフロップ回路、６
・・・インバータ、９・・・データバス、１０・・・受
信バッファ Ｉ ：】３−′ 本発明の１実施ｊ？ｌ＊酵戚配 第 Ｉ 図 等 ２ 図 （、ＥＬ） 本発明のｌ莢施例の 制＃を元す； 糺れ田 悴 ３
１実施例のシステム構成図、第３図は本発明の１実施例
の制御を示す流れ図である。 １．７・・・送信側プロセッサ、２・・・ＯＲ回路、３
・・・ステータスバス、４．８．〜８ｎ・・・受信側プ
ロセッサ、５．〜５．・・・フリップフロップ回路、６
・・・インバータ、９・・・データバス、１０・・・受
信バッファ Ｉ ：】３−′ 本発明の１実施ｊ？ｌ＊酵戚配 第 Ｉ 図 等 ２ 図 （、ＥＬ） 本発明のｌ莢施例の 制＃を元す； 糺れ田 悴 ３
Claims (1)
- 【特許請求の範囲】 送信側のプロセッサがデータバスによって 同時に複数の受信側のプロセッサに同一データをパケッ
ト転送する場合において、受信側のプロセッサに現在バ
ス上に送出されているパケットを受信したことをパケッ
ト単位で送信側に通知する手段を複数組設けると共に、
送信側のプロセッサに現在送信中のパケットの内の１つ
が総ての受信側で受信されたことを検出したとき先頭パ
ケットとして送るべきパケットの番号を指示するカウン
タを歩進する手段を設け、送信側プロセッサが該カウン
タの値によって指示されるパケットを先頭にして前記受
信側のパケットを受信したことをパケット単位で送信側
に通知する手段の数に等しい数のパケットをデータバス
上に送出することを特徴とするプロセッサ間通信制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13100785A JPS61288255A (ja) | 1985-06-17 | 1985-06-17 | プロセツサ間通信制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13100785A JPS61288255A (ja) | 1985-06-17 | 1985-06-17 | プロセツサ間通信制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61288255A true JPS61288255A (ja) | 1986-12-18 |
Family
ID=15047782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13100785A Pending JPS61288255A (ja) | 1985-06-17 | 1985-06-17 | プロセツサ間通信制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61288255A (ja) |
-
1985
- 1985-06-17 JP JP13100785A patent/JPS61288255A/ja active Pending
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