JPS61287149A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPS61287149A JPS61287149A JP12724285A JP12724285A JPS61287149A JP S61287149 A JPS61287149 A JP S61287149A JP 12724285 A JP12724285 A JP 12724285A JP 12724285 A JP12724285 A JP 12724285A JP S61287149 A JPS61287149 A JP S61287149A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
- H01L29/4958—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo with a multiple layer structure
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、金属配線上のコンタクトホールをＷ又はＭｏ
で埋め込む構造を有する多層金属配線に適した半導体素
子の製造方法に関するものである。
で埋め込む構造を有する多層金属配線に適した半導体素
子の製造方法に関するものである。
（従来の技術）
従来、半導体素子のコンタクトホール埋め込みに関して
は、ソリッドステート サイエンス アンド テクノロ
ジー（ＳＯしＩＤ−８ＴＡＴＥ ５ＣＩＥＮＣＥＡＮＤ
ＴＥＣＨＮＯＬＯＧＹ） １９８４年、６月号、
Ｐ、 １４２７〜１４３３に示される如く、下層配線材
の３ｉとＷＦ。
は、ソリッドステート サイエンス アンド テクノロ
ジー（ＳＯしＩＤ−８ＴＡＴＥ ５ＣＩＥＮＣＥＡＮＤ
ＴＥＣＨＮＯＬＯＧＹ） １９８４年、６月号、
Ｐ、 １４２７〜１４３３に示される如く、下層配線材
の３ｉとＷＦ。
との反応によりコンタクトホール底面にＷを選択的に析
出させ、引き統Ｉ＃Ｈ２とＷＦ、の反応によってＷを堆
積しコンタクトホールを埋め込む方法が知られている。
出させ、引き統Ｉ＃Ｈ２とＷＦ、の反応によってＷを堆
積しコンタクトホールを埋め込む方法が知られている。
（発明が解決しようとする問題点）
しかし上記方法では、多層配線構造をもつ半導体素子に
求められる配線、即ちＳＬを含有しない金属配線上のコ
ンタクトホールの埋め込みはできないという欠点があっ
た。
求められる配線、即ちＳＬを含有しない金属配線上のコ
ンタクトホールの埋め込みはできないという欠点があっ
た。
（問題点を解決するための手段）
発明者はかかる欠点を解決すべく検討を行った結果、Ｓ
ｉを含有しない金属上にＳｉ層を積層する方法を見い出
し、’ＡｊやＭＯ等の金属配線上のコンタクトホール埋
め込みを可能とする方法を提供するものである。
ｉを含有しない金属上にＳｉ層を積層する方法を見い出
し、’ＡｊやＭＯ等の金属配線上のコンタクトホール埋
め込みを可能とする方法を提供するものである。
即ちこの発明は、ＡｊやＭｏ等の金属配線上に多結晶Ｓ
ｉ又は非晶質Ｓｉ層をもうけ、層間絶縁膜及びコンタク
トホール形成後、コンタクトホール底面に露出した前記
多結晶Ｓｉ又は非晶質Ｓｉ層上にＷ又はＭｏを選択的に
析出、堆積させ、コンタクトホールを埋め込むことが可
能となる半導体素子の製造方法である。
ｉ又は非晶質Ｓｉ層をもうけ、層間絶縁膜及びコンタク
トホール形成後、コンタクトホール底面に露出した前記
多結晶Ｓｉ又は非晶質Ｓｉ層上にＷ又はＭｏを選択的に
析出、堆積させ、コンタクトホールを埋め込むことが可
能となる半導体素子の製造方法である。
この発明において、Ｗ又はＭＯの析出、堆積は次式
に示されるように、各々２段階の還元反応によって行わ
れる。
れる。
（作 用）
この発明によって、Ｓｉを含有しない金属を用いた多層
配線においても、Ｗ又はＭＯによるコンタクトホール埋
め込みが可能となるのである。
配線においても、Ｗ又はＭＯによるコンタクトホール埋
め込みが可能となるのである。
（実施例）
第１図に本発明の一実施例を示す。まず（１１図に示す
如（、絶縁膜ｚ上にｋｌ等の下層配線層３を形成し、そ
の上にスパッタ法又はＣＶＤ法等により多結晶Ｓｉ又は
非晶質Ｓｉ層４を数百人の厚さで形成する。次に（ｂ）
図に示す如く、ホトリソ工程及びエツチング工程により
多結晶Ｓｉ又は非晶質Ｓｉ層４と下層配線層３を所望の
配線パターンとして残す。次に（０）図に示す如く、眉
間絶縁膜５を形成し、その後コンタクトホール６を形成
する。
如（、絶縁膜ｚ上にｋｌ等の下層配線層３を形成し、そ
の上にスパッタ法又はＣＶＤ法等により多結晶Ｓｉ又は
非晶質Ｓｉ層４を数百人の厚さで形成する。次に（ｂ）
図に示す如く、ホトリソ工程及びエツチング工程により
多結晶Ｓｉ又は非晶質Ｓｉ層４と下層配線層３を所望の
配線パターンとして残す。次に（０）図に示す如く、眉
間絶縁膜５を形成し、その後コンタクトホール６を形成
する。
この際、該コンタクトホール６の底面に多結ＪＩ Ｓ
ｉ又は非晶質Ｓｉ層４が露出するようにする。引き続き
（ｄ）図に示す如く、数００７分から十〇Ｃ／分の流量
でＷＦ、又はＭｏＦ、をソースガスまた数百００７分の
Ｈ２をキャリアガスとして濃度２５０〜５００℃程度で
ＣＶＤ法により、コンタクトホール底面にＷ又はＭＯを
選択的に析出させる。このとき、ＷＦ８又はＭｏＦ６と
の反応でコンタクトホール内の多結晶Ｓｉ又は非晶質Ｓ
ｉがすべて消費されてしまい、下層配線層とコンタクト
ホール内のＷ又はＭＯの間に上記Ｓｉが残存しないよう
にＳｉ層の厚さを１０００Å以下にしなければならない
。次にコンタクトホール６底面に形成されたＷ又はＭｏ
が核となり、Ｗ又はＭｏがさらに析出、堆積しコンタク
トホールを埋め込む。さらに（θ）図に示す如く、その
上に上層配線層（例えばＡＩ、１ｌ−３ｔ）８が形成さ
れる。
ｉ又は非晶質Ｓｉ層４が露出するようにする。引き続き
（ｄ）図に示す如く、数００７分から十〇Ｃ／分の流量
でＷＦ、又はＭｏＦ、をソースガスまた数百００７分の
Ｈ２をキャリアガスとして濃度２５０〜５００℃程度で
ＣＶＤ法により、コンタクトホール底面にＷ又はＭＯを
選択的に析出させる。このとき、ＷＦ８又はＭｏＦ６と
の反応でコンタクトホール内の多結晶Ｓｉ又は非晶質Ｓ
ｉがすべて消費されてしまい、下層配線層とコンタクト
ホール内のＷ又はＭＯの間に上記Ｓｉが残存しないよう
にＳｉ層の厚さを１０００Å以下にしなければならない
。次にコンタクトホール６底面に形成されたＷ又はＭｏ
が核となり、Ｗ又はＭｏがさらに析出、堆積しコンタク
トホールを埋め込む。さらに（θ）図に示す如く、その
上に上層配線層（例えばＡＩ、１ｌ−３ｔ）８が形成さ
れる。
（発明の効果）
以上のように本発明によれば、多層配線構造を有する半
導体素子において、下層配線材の材質に関係なく、コン
タクトホールをＷ又はＭｏの析出によって埋めることが
可能となり、その利用効果は極めて大きい。
導体素子において、下層配線材の材質に関係なく、コン
タクトホールをＷ又はＭｏの析出によって埋めることが
可能となり、その利用効果は極めて大きい。
第１図（ａ）〜（ｅｌは、この発明の一実施例を示す図
である。 １・・・Ｓｉ基板、２・・・絶縁膜基板、３・・・下層
配線層、４・・・多結晶Ｓｉ又は非晶質Ｓｉ層、５・・
・層間絶縁膜、６・・・コンタクトホール、７・・・Ｗ
又はＭｏ２Ｂ・・・上層配線層。
である。 １・・・Ｓｉ基板、２・・・絶縁膜基板、３・・・下層
配線層、４・・・多結晶Ｓｉ又は非晶質Ｓｉ層、５・・
・層間絶縁膜、６・・・コンタクトホール、７・・・Ｗ
又はＭｏ２Ｂ・・・上層配線層。
Claims (1)
- （１）基板上に下層配線層及び多結晶Ｓｉ又は非晶質Ｓ
ｉ層をこの順に積層して形成する工程と、層間絶縁膜及
びコンタクトホール形成後、コンタクトホール底面に露
出する上記多結晶Ｓｉ又は非晶質Ｓｉ層上にＷ又はＭｏ
の選択的析出を行うことでコンタクトホールを埋め込む
工程とを順に施すことを特徴とする半導体素子の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12724285A JPS61287149A (ja) | 1985-06-13 | 1985-06-13 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12724285A JPS61287149A (ja) | 1985-06-13 | 1985-06-13 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61287149A true JPS61287149A (ja) | 1986-12-17 |
Family
ID=14955224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12724285A Pending JPS61287149A (ja) | 1985-06-13 | 1985-06-13 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61287149A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4985371A (en) * | 1988-12-09 | 1991-01-15 | At&T Bell Laboratories | Process for making integrated-circuit device metallization |
-
1985
- 1985-06-13 JP JP12724285A patent/JPS61287149A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4985371A (en) * | 1988-12-09 | 1991-01-15 | At&T Bell Laboratories | Process for making integrated-circuit device metallization |
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