JPS61280647A - 半導体装置 - Google Patents
半導体装置Info
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- JPS61280647A JPS61280647A JP60107768A JP10776885A JPS61280647A JP S61280647 A JPS61280647 A JP S61280647A JP 60107768 A JP60107768 A JP 60107768A JP 10776885 A JP10776885 A JP 10776885A JP S61280647 A JPS61280647 A JP S61280647A
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- JP
- Japan
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- input transistor
- transistor
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- semiconductor device
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 230000000903 blocking effect Effects 0.000 claims abstract description 15
- 238000002347 injection Methods 0.000 claims abstract description 6
- 239000007924 injection Substances 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 abstract description 3
- 238000002955 isolation Methods 0.000 abstract description 2
- 239000000758 substrate Substances 0.000 abstract description 2
- 230000003071 parasitic effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000005764 inhibitory process Effects 0.000 description 1
- NBJBFKVCPBJQMR-APKOLTMOSA-N nff 1 Chemical compound C([C@H](NC(=O)[C@H](CCC(N)=O)NC(=O)[C@H](CCC(N)=O)NC(=O)[C@@H]1CCCN1C(=O)[C@H](CCCCN)NC(=O)[C@@H]1CCCN1C(=O)CC=1C2=CC=C(C=C2OC(=O)C=1)OC)C(=O)N[C@@H](CC=1C=CC=CC=1)C(=O)NCC(=O)N[C@@H](CC(C)C)C(=O)N[C@@H](CCCCNC=1C(=CC(=CC=1)[N+]([O-])=O)[N+]([O-])=O)C(=O)NCC(O)=O)C1=CC=CC=C1 NBJBFKVCPBJQMR-APKOLTMOSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は半導体装置、特ＫＩ ＩＬとその入力トランジ
スタを同一島領域に集積化した半導体装置に関する。
スタを同一島領域に集積化した半導体装置に関する。
（ロ）従来の技術
ディジタル信号を入力しＩＩＬ論理素子で信号処理する
場合、第６図に示す如く、ディジタル信号を抵抗分割後
ＮＰＮ）ランジスタより成る入力トランジスタ（２１）
を介してＩＩＬ論理素子（２２に入力している。斯る回
路構成に依れば分割抵抗（イ）と入力トランジスタｒ２
】）によりスレッシュホールド電圧を自由に決められる
利点を有する。
場合、第６図に示す如く、ディジタル信号を抵抗分割後
ＮＰＮ）ランジスタより成る入力トランジスタ（２１）
を介してＩＩＬ論理素子（２２に入力している。斯る回
路構成に依れば分割抵抗（イ）と入力トランジスタｒ２
】）によりスレッシュホールド電圧を自由に決められる
利点を有する。
なおＩＩＬとしては例えば特開昭５９−１４５５６３号
公報等で周知である。
公報等で周知である。
上述した回路構成を集積回路化する方法として第４図忙
示す構造がある。１つの島領域（ハ）内に工ＩＬ素子器
と入力トランジスタ０】）とを集積化している。ＩＩＬ
素子のはＰ型のインジェクタ領域（財）と逆ＮＰＮトラ
ンジスタを形成するＰ型のペース領域（ハ）とＮ型のコ
レクタ領域（１）より成り、入力トランジスタ１２１）
はインジェクタ領域（２をよりかなり離間したＰ型ベー
ス領域額とＮ型エミッタ領域（至）より成りている。
示す構造がある。１つの島領域（ハ）内に工ＩＬ素子器
と入力トランジスタ０】）とを集積化している。ＩＩＬ
素子のはＰ型のインジェクタ領域（財）と逆ＮＰＮトラ
ンジスタを形成するＰ型のペース領域（ハ）とＮ型のコ
レクタ領域（１）より成り、入力トランジスタ１２１）
はインジェクタ領域（２をよりかなり離間したＰ型ベー
ス領域額とＮ型エミッタ領域（至）より成りている。
また他の方法として第５図に示す構造がある。
１つの島領域（ハ）にＩＩＬ素子（社）を組み込み、他
の島領域−に入力トランジスタｅｌ）となるＮＰＮトラ
ンジスタを組み込んでいる。
の島領域−に入力トランジスタｅｌ）となるＮＰＮトラ
ンジスタを組み込んでいる。
（ハ）発明が解決しようとする問題点
第４図に示す構造では１つの島領域＋２３１内にＩＩＬ
素子器と入力トランジスタ（２］）とを集積化するので
、占有面積を小さくできる利点を有する。しかしながら
入力トランジスタ１２１）のベース領域（資）と島領域
（ハ）とインジェクタ領域Ｑ４で形成される寄生ＰＮＰ
）ランジスタ（至）Ｋよりインジェクタ領域（財）から
注入電流が流入し、分割抵抗に発生する電圧で入力トラ
ンジスタｒ２１）が常時ＯＮ状態となる欠点があった。
素子器と入力トランジスタ（２］）とを集積化するので
、占有面積を小さくできる利点を有する。しかしながら
入力トランジスタ１２１）のベース領域（資）と島領域
（ハ）とインジェクタ領域Ｑ４で形成される寄生ＰＮＰ
）ランジスタ（至）Ｋよりインジェクタ領域（財）から
注入電流が流入し、分割抵抗に発生する電圧で入力トラ
ンジスタｒ２１）が常時ＯＮ状態となる欠点があった。
また第５図に示す構造では上述した寄生ＰＮＰトランジ
スタ（至）の発生は防止できるが、別アイランドとする
ために占有面積が小さくできない欠点がある。
スタ（至）の発生は防止できるが、別アイランドとする
ために占有面積が小さくできない欠点がある。
に）問題点を解決するための手段
本発明は断点に鑑みてなされ、入力トランジスタ（６）
の周辺に阻止領域αＪを形成して注入電流の流入を抑制
して、従来の欠点を大巾に改善した半導体装置を提供す
るものである。
の周辺に阻止領域αＪを形成して注入電流の流入を抑制
して、従来の欠点を大巾に改善した半導体装置を提供す
るものである。
（ホ）作用
本発明に依れば入力トランジスタ（６）の周辺に設けた
阻止領域（１３により寄生ＰＮＰトランジスタによる注
入電流は阻止領域ｕ３からアースに吸い出されるので、
注入電流の入力トランジスタ（６）への流入は防止でき
る。
阻止領域（１３により寄生ＰＮＰトランジスタによる注
入電流は阻止領域ｕ３からアースに吸い出されるので、
注入電流の入力トランジスタ（６）への流入は防止でき
る。
（へ）実施例
第１図および第２図は本発明に依る半導体装置を説明す
る上面図および断面図であり、第３図はその等価回路図
である。
る上面図および断面図であり、第３図はその等価回路図
である。
本実施例では、Ｐ型半導体基板（１）上に積層したＮＷ
エピタキシャル層（２）をＰ＋型の分離領域（３）で分
離して１つの島領域（４）を形成している。この島領域
（４）にはＩＩＬ素子（５）と入力トランジスタ（６）
とを集積化している。ＩＩＬ素子（５）はＰｆｉｌのイ
ンジェクタ領域（７）と逆方向ＮＰＮ）ランジスタを形
成するＰ型ベース領域（８）とＮｆｆ１コレクタ領域（
９）とで形成され、島領域（４）底面のＮ＋型の埋め込
み１顛とＮ型エピタキシャル層（２）とがエミッタ領域
として働く。またインジェクタ領域（力とＮｕエピタキ
シャル層＜２１とベース領域（８）とでラテラルＰＮＰ
）ランジスタを形成している。入力トランジスタ（６
）としてはＮＰＮ）ランジスタを用い、Ｎｕエピタキシ
ャル層（２）がコレクタ領域となり、Ｐ型ベース領域（
１１）およびＮ型エミッタ領域αりで形成されている。
エピタキシャル層（２）をＰ＋型の分離領域（３）で分
離して１つの島領域（４）を形成している。この島領域
（４）にはＩＩＬ素子（５）と入力トランジスタ（６）
とを集積化している。ＩＩＬ素子（５）はＰｆｉｌのイ
ンジェクタ領域（７）と逆方向ＮＰＮ）ランジスタを形
成するＰ型ベース領域（８）とＮｆｆ１コレクタ領域（
９）とで形成され、島領域（４）底面のＮ＋型の埋め込
み１顛とＮ型エピタキシャル層（２）とがエミッタ領域
として働く。またインジェクタ領域（力とＮｕエピタキ
シャル層＜２１とベース領域（８）とでラテラルＰＮＰ
）ランジスタを形成している。入力トランジスタ（６
）としてはＮＰＮ）ランジスタを用い、Ｎｕエピタキシ
ャル層（２）がコレクタ領域となり、Ｐ型ベース領域（
１１）およびＮ型エミッタ領域αりで形成されている。
本発明の特徴は阻止領域＜１３にある。阻止領域（１３
１はＰ型で形成され、ベース領域（８）と同時に拡散さ
れる。阻止領域（１３）２人力トランジスタ（６）への
インジェクタ領域（力からの注入電流を防止する様に人
力トランジスタ（６）の周辺に形成され、望ましくは入
力トランジスタ（６）の全周に設けるのが好ましい。
１はＰ型で形成され、ベース領域（８）と同時に拡散さ
れる。阻止領域（１３）２人力トランジスタ（６）への
インジェクタ領域（力からの注入電流を防止する様に人
力トランジスタ（６）の周辺に形成され、望ましくは入
力トランジスタ（６）の全周に設けるのが好ましい。
しかしながら占有面積の関係から制約があれば、インジ
ェクタ領域（７）からの注入電流の注入経路を阻止でき
る範囲で良く、インジェクタ領域（７）と対向した入力
トランジスタ（６）のベース領域（１１３周辺に設けて
も良い。斯る阻止領域Ｑ阻マアースされ、注入電流をほ
とんど全部アースに吸い出している。
ェクタ領域（７）からの注入電流の注入経路を阻止でき
る範囲で良く、インジェクタ領域（７）と対向した入力
トランジスタ（６）のベース領域（１１３周辺に設けて
も良い。斯る阻止領域Ｑ阻マアースされ、注入電流をほ
とんど全部アースに吸い出している。
第３図は本発明に依る半導体装置の等価回路図であり、
抵抗Ｒ１、Ｒ１は分割抵抗であり、トランジスタＴ＋
は入力トランジスタ（６）であり、トランジスタＴ１、
Ｔ、はＩＩＬ素子（５）を形成するラテラルＰＮＰ ）
ランジスタと逆方向ＮＰＮ）ランジスタであり、トラン
ジスタＴ４は寄生ＰＮＰ ）ランジスタである。本図か
らも明らかな様にインジェクタ領域（刀エピタキシャル
層（２）およびベース領域（１１）で形成されろ寄生Ｐ
ＮＰ）ランジスタのコレクタ領域は阻止領域０３によっ
て接地されるので、寄生ＰＮＰトランジスタに依る注入
電流はほとんどアースに逃げてしまい、入力トランジス
タ（６）への流入は防止できる。
抵抗Ｒ１、Ｒ１は分割抵抗であり、トランジスタＴ＋
は入力トランジスタ（６）であり、トランジスタＴ１、
Ｔ、はＩＩＬ素子（５）を形成するラテラルＰＮＰ ）
ランジスタと逆方向ＮＰＮ）ランジスタであり、トラン
ジスタＴ４は寄生ＰＮＰ ）ランジスタである。本図か
らも明らかな様にインジェクタ領域（刀エピタキシャル
層（２）およびベース領域（１１）で形成されろ寄生Ｐ
ＮＰ）ランジスタのコレクタ領域は阻止領域０３によっ
て接地されるので、寄生ＰＮＰトランジスタに依る注入
電流はほとんどアースに逃げてしまい、入力トランジス
タ（６）への流入は防止できる。
（ト） 発明の効果
本発明に依れば同一島領域（４）内にＩＩＬ素子（５）
と入力トランジスタ（６）とを集積化できるので占有面
積の縮小を図れる。
と入力トランジスタ（６）とを集積化できるので占有面
積の縮小を図れる。
また阻止領域α３により入力トランジスタ（６）の周辺
を囲んでいるのでインジェクタ領域（７）から入力トラ
ンジスタ（６）への注入電流を抑制でき、入力トランジ
スタ（６）が常時ＯＮすることを防止できる。
を囲んでいるのでインジェクタ領域（７）から入力トラ
ンジスタ（６）への注入電流を抑制でき、入力トランジ
スタ（６）が常時ＯＮすることを防止できる。
この結果入力トランジスタ（６）のベースに接続した分
割抵抗を大きい値に設定でき、入力インピーダンスを高
く設定できる利点を有し、又入力のスレッシュホールド
電圧の選択も自由に行なえる利点も有する。
割抵抗を大きい値に設定でき、入力インピーダンスを高
く設定できる利点を有し、又入力のスレッシュホールド
電圧の選択も自由に行なえる利点も有する。
第１図および第２図は本発明に依る半導体装置を説明す
る上面図および断面図、第３図は本発明に依る半導体装
置の等価回路図、第４図および第５図は従来の半導体装
置を説明する上面図、第６図は従来の半導体装置の等価
回路図である。 主な図番の説明 （４）は島領域、 （５）はＩＩＬ素子、 （６）は入
力トランジスタ、 αＪは阻止領域である。 出願人 三洋電機株式会社 外１名 代理人 弁理士 佐 野 靜 失 策２図 Ｕ４１ 第３図 第５図 第６図
る上面図および断面図、第３図は本発明に依る半導体装
置の等価回路図、第４図および第５図は従来の半導体装
置を説明する上面図、第６図は従来の半導体装置の等価
回路図である。 主な図番の説明 （４）は島領域、 （５）はＩＩＬ素子、 （６）は入
力トランジスタ、 αＪは阻止領域である。 出願人 三洋電機株式会社 外１名 代理人 弁理士 佐 野 靜 失 策２図 Ｕ４１ 第３図 第５図 第６図
Claims (1)
- （１）１つの島領域にＩＩＬと入力トランジスタとを組
み込んだ半導体装置に於いて、ＩＩＬのインジェクタ領
域からの注入電流を阻止する様に前記入力トランジスタ
の周辺に阻止領域を設け、注入電流の前記入力トランジ
スタへの流入を防止することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60107768A JPS61280647A (ja) | 1985-05-20 | 1985-05-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60107768A JPS61280647A (ja) | 1985-05-20 | 1985-05-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61280647A true JPS61280647A (ja) | 1986-12-11 |
Family
ID=14467512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60107768A Pending JPS61280647A (ja) | 1985-05-20 | 1985-05-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61280647A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5649560A (en) * | 1979-09-28 | 1981-05-06 | Hitachi Ltd | Semiconductor ic device |
| JPS5651857A (en) * | 1979-10-03 | 1981-05-09 | Hitachi Ltd | Logic integrated circuit device |
| JPS57167671A (en) * | 1981-04-08 | 1982-10-15 | Hitachi Ltd | Semiconductor integrated circuit |
-
1985
- 1985-05-20 JP JP60107768A patent/JPS61280647A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5649560A (en) * | 1979-09-28 | 1981-05-06 | Hitachi Ltd | Semiconductor ic device |
| JPS5651857A (en) * | 1979-10-03 | 1981-05-09 | Hitachi Ltd | Logic integrated circuit device |
| JPS57167671A (en) * | 1981-04-08 | 1982-10-15 | Hitachi Ltd | Semiconductor integrated circuit |
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