JPS61271838A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61271838A JPS61271838A JP11502685A JP11502685A JPS61271838A JP S61271838 A JPS61271838 A JP S61271838A JP 11502685 A JP11502685 A JP 11502685A JP 11502685 A JP11502685 A JP 11502685A JP S61271838 A JPS61271838 A JP S61271838A
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- etching
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- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 238000001312 dry etching Methods 0.000 claims abstract description 12
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- 238000000059 patterning Methods 0.000 abstract description 7
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- 229910052782 aluminium Inorganic materials 0.000 abstract description 6
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
２層のレジスト膜を塗布し、上層のレジスト膜をマスク
にして、下層のレジスト膜と被エツチング材料を同時に
エツチングする。
にして、下層のレジスト膜と被エツチング材料を同時に
エツチングする。
［産業上の利用分野］
本発明は半導体装置の製造方法に係り、特にレジスト膜
を用いたパターン形成方法（パターン形成方法）に関す
る。
を用いたパターン形成方法（パターン形成方法）に関す
る。
ＩＣなど、半導体装置の製造方法において、最も重要な
プロセスの一つにパターンを写真食刻法で形成する、所
謂フォトプロセスがあり、現在、ＩＣが微細化され、高
集積化されてきた背景には、このフォトプロセスの進歩
が大きく貢献している。
プロセスの一つにパターンを写真食刻法で形成する、所
謂フォトプロセスがあり、現在、ＩＣが微細化され、高
集積化されてきた背景には、このフォトプロセスの進歩
が大きく貢献している。
一方、ＩＣは高集積化、高密度化する程、高速に動作す
る等、高性能化される利点があり、そのため、ＩＣを一
層高集積化する検討が続行されているが、そうすれば、
多層配線などで表面の凹凸が激しくなって段差ができ、
その段差上に微細パターンを形成しなければならないと
云う難かしい問題が生じてくる。
る等、高性能化される利点があり、そのため、ＩＣを一
層高集積化する検討が続行されているが、そうすれば、
多層配線などで表面の凹凸が激しくなって段差ができ、
その段差上に微細パターンを形成しなければならないと
云う難かしい問題が生じてくる。
しかし、ＩＣの高集積化のためには、このような段差上
のパターンニングが必要で、且つ、その容易なパターン
形成方法が望まれている。
のパターンニングが必要で、且つ、その容易なパターン
形成方法が望まれている。
［従来の技術と発明が解決しようとする問題点］従来、
段差部にレジスト膜パターンを形成すると、凹部と凸部
とではレジスト膜の膜厚が異なり、これを露光・現像す
れば凹部と凸部とのパターン幅が違ってくる等、高精度
にパターンニングできない問題があった。即ち、両方を
同時に露光すると、凹部上の膜厚の厚いレジスト膜部分
は露光不足になって、現像すればレジスト膜パターンの
幅が狭くなり、凸部上の膜厚の薄いレジスト膜部分は露
光過度になって、現像すればレジスト膜パターンの幅が
広くなる。第２図（ａ）および（ｂ）はそれを示す平面
図と断面図で、段差のある半導体基板Ｉ上に形成したネ
ガレジスト膜パターン２を例示している。
段差部にレジスト膜パターンを形成すると、凹部と凸部
とではレジスト膜の膜厚が異なり、これを露光・現像す
れば凹部と凸部とのパターン幅が違ってくる等、高精度
にパターンニングできない問題があった。即ち、両方を
同時に露光すると、凹部上の膜厚の厚いレジスト膜部分
は露光不足になって、現像すればレジスト膜パターンの
幅が狭くなり、凸部上の膜厚の薄いレジスト膜部分は露
光過度になって、現像すればレジスト膜パターンの幅が
広くなる。第２図（ａ）および（ｂ）はそれを示す平面
図と断面図で、段差のある半導体基板Ｉ上に形成したネ
ガレジスト膜パターン２を例示している。
詳しくは、露光波長とレジスト膜厚とが関連して、パタ
ーン幅は一定しないが、概念的には上記に説明したよう
に、レジスト膜パターンの幅がその膜厚に比例して変わ
るものである。
ーン幅は一定しないが、概念的には上記に説明したよう
に、レジスト膜パターンの幅がその膜厚に比例して変わ
るものである。
そこで、段差のある部分には、複数種類のレジスト膜パ
ターンを形成するパターンニング方法が提案されている
。第３図は２層からなるレジスト膜パターン３，４を半
導体基板１上に形成した例である。露光波長域の異なる
レジスト膜３を平坦するまで厚く塗布し、その上に解像
力が良く、高感度なレジストＨり４を塗布して、まず、
レジスト膜パターン４を露光、現像した後、そのレジス
ト膜パターン４をマスクにして、その下層のレジスト膜
パターン３を露光、現像する。そうすると、比較的高精
度な膜厚の厚いレジスト膜パターン３が形成され、これ
をマスクにして半導体基板１をエツチングする。このレ
ジスト膜３．４は、例えば、具体的には遠紫外用と紫外
用のものである。
ターンを形成するパターンニング方法が提案されている
。第３図は２層からなるレジスト膜パターン３，４を半
導体基板１上に形成した例である。露光波長域の異なる
レジスト膜３を平坦するまで厚く塗布し、その上に解像
力が良く、高感度なレジストＨり４を塗布して、まず、
レジスト膜パターン４を露光、現像した後、そのレジス
ト膜パターン４をマスクにして、その下層のレジスト膜
パターン３を露光、現像する。そうすると、比較的高精
度な膜厚の厚いレジスト膜パターン３が形成され、これ
をマスクにして半導体基板１をエツチングする。このレ
ジスト膜３．４は、例えば、具体的には遠紫外用と紫外
用のものである。
また、第４図は３層からなるレジスト膜パターン５，６
．７を半導体基板１上に形成した例である。本例は解像
力が良く、高感度なレジスト膜７を露光、現像した後、
そのレジスト膜パターン７をマスクにしてレジスト膜パ
ターン６をエツチングし、更に、異なるエツチング剤を
用いて、レジスト膜パターン５をエツチングしてレジス
ト膜パターン５を形成すると云う方法である。この場合
、レジスト膜５はレジスト膜以外の材料を用いる場合も
ある。
．７を半導体基板１上に形成した例である。本例は解像
力が良く、高感度なレジスト膜７を露光、現像した後、
そのレジスト膜パターン７をマスクにしてレジスト膜パ
ターン６をエツチングし、更に、異なるエツチング剤を
用いて、レジスト膜パターン５をエツチングしてレジス
ト膜パターン５を形成すると云う方法である。この場合
、レジスト膜５はレジスト膜以外の材料を用いる場合も
ある。
しかし、これらの複数種類のレジスト膜パターンを形成
する方法は、２回の露光、現像をおこなつたり、あるい
は、露光、現像の後、２回のエツチングをおこなったり
する方法で、工程が複雑になって、その処理時間が長く
かかると云う欠点がある。
する方法は、２回の露光、現像をおこなつたり、あるい
は、露光、現像の後、２回のエツチングをおこなったり
する方法で、工程が複雑になって、その処理時間が長く
かかると云う欠点がある。
本発明は、このような処理工程が簡単化され、且つ、段
差部分にも高精度な微細パターンが形成されるパターン
ニング方法を提案するものである。
差部分にも高精度な微細パターンが形成されるパターン
ニング方法を提案するものである。
［問題点を解決するための手段］
その目的は、被エツチング材料上に第１のレジスト膜と
、該第１のレジスト膜より耐ドライエツチング性の優れ
た第２のレジスト膜を積層し、該第２のレジスト膜を露
光、現像してパターンニングした後、該第２のレジスト
膜をマスクにして前記第１のレジスト膜と前記被エツチ
ング材料とを同時にドライエツチングするようにした半
導体装置の製造方法によって達成される。
、該第１のレジスト膜より耐ドライエツチング性の優れ
た第２のレジスト膜を積層し、該第２のレジスト膜を露
光、現像してパターンニングした後、該第２のレジスト
膜をマスクにして前記第１のレジスト膜と前記被エツチ
ング材料とを同時にドライエツチングするようにした半
導体装置の製造方法によって達成される。
［作用］
即ち、本発明は被エツチング材料上に耐ドライエツチン
グ性の悪い第１のレジスト膜を塗布して平坦化する。そ
の上に、耐ドライエツチング性の良い第２のレジスト膜
を塗布し、パターンニングした後、第１のレジスト膜を
被エツチング材料と同じエツチング剤でエツチングする
。
グ性の悪い第１のレジスト膜を塗布して平坦化する。そ
の上に、耐ドライエツチング性の良い第２のレジスト膜
を塗布し、パターンニングした後、第１のレジスト膜を
被エツチング材料と同じエツチング剤でエツチングする
。
そうすると、第１のレジスト膜はドライエツチングの耐
性が悪いため、被エツチング材料と一緒にエツチングす
ることができて、工程が簡素化される。
性が悪いため、被エツチング材料と一緒にエツチングす
ることができて、工程が簡素化される。
［実施例］
以下、図面を参照して実施例によって詳細に説明する。
第１図（８１〜（ｄ）は本発明にがかる一実施例の形成
工程順断面図を示しており、まず、同図（ａ）に示すよ
うに、段差のある半導体基ＦＸ１１上に被着した数１０
００人のアルミニウムＪＩ１１２をパターンニングする
ことを目的として、遠紫外線露光用ポジレジスト膜１３
（例えば、ＰＭＭＡ系のもの°）を厚く塗布して平坦化
し、その上に紫外線露光用ポジレジスト膜１４（例えば
、ＡＺ系のもの）を塗布する。ポジレジスト膜Ｉ３が第
１のレジスト膜で、段差部分を平坦化するために１μｍ
から２μｍ程度までの膜厚に塗布されている。一方、第
２のレジスト膜の膜厚は約１μｍと一定である。
工程順断面図を示しており、まず、同図（ａ）に示すよ
うに、段差のある半導体基ＦＸ１１上に被着した数１０
００人のアルミニウムＪＩ１１２をパターンニングする
ことを目的として、遠紫外線露光用ポジレジスト膜１３
（例えば、ＰＭＭＡ系のもの°）を厚く塗布して平坦化
し、その上に紫外線露光用ポジレジスト膜１４（例えば
、ＡＺ系のもの）を塗布する。ポジレジスト膜Ｉ３が第
１のレジスト膜で、段差部分を平坦化するために１μｍ
から２μｍ程度までの膜厚に塗布されている。一方、第
２のレジスト膜の膜厚は約１μｍと一定である。
次いで、第１図（ｂ）に示すように、レジスト膜１４を
紫外線露光して現像し、レジスト膜パターン１４を形成
する。このレジスト膜１４は解像力、感度共に優れたも
のであるから、高精度にパターンニングされる。
紫外線露光して現像し、レジスト膜パターン１４を形成
する。このレジスト膜１４は解像力、感度共に優れたも
のであるから、高精度にパターンニングされる。
次いで、第１図（Ｃ）に示すように、塩素系ガスを用い
たドライエツチングによって、レジスト膜パターン１４
をマスクにして、レジスト膜１３をリアクティブイオン
エツチング（ＲＩＥ）する。ＲＩＥは異方性エツチング
で、レジスト膜１３は垂直にエツチングされ、レジスト
膜パターン１４と同様にパターンニングされる。且つ、
塩素系ガスを用いた場合、レジスト膜１４とレジスト膜
１３とのエツチング比は条件設定により１：１０程度と
することができるため、レジスト膜１３は極めて容易に
エツチングされる。
たドライエツチングによって、レジスト膜パターン１４
をマスクにして、レジスト膜１３をリアクティブイオン
エツチング（ＲＩＥ）する。ＲＩＥは異方性エツチング
で、レジスト膜１３は垂直にエツチングされ、レジスト
膜パターン１４と同様にパターンニングされる。且つ、
塩素系ガスを用いた場合、レジスト膜１４とレジスト膜
１３とのエツチング比は条件設定により１：１０程度と
することができるため、レジスト膜１３は極めて容易に
エツチングされる。
次いで、塩素系ガスを用いたドライエツチングをそのま
ま続けて、第１図＋ｄ）に示すように、アルミニウム膜
１２をパターンニングする。
ま続けて、第１図＋ｄ）に示すように、アルミニウム膜
１２をパターンニングする。
このように形成すれば、従来の１層のレジスト膜をマス
クにしてエツチングする工程に、僅かに第２のレジスト
膜を塗布する工程が加わるだけで、段差部分が高精度に
パターンニングされ、その精度は２層または３層のレジ
スト膜を形成したパターン精度と同様となる。
クにしてエツチングする工程に、僅かに第２のレジスト
膜を塗布する工程が加わるだけで、段差部分が高精度に
パターンニングされ、その精度は２層または３層のレジ
スト膜を形成したパターン精度と同様となる。
［発明の効果］
以上の実施例の説明から明らかなように、本発明によれ
ばレジスト膜の塗布工程を追加するだけで、２層のレジ
スト膜パターンが形成され、段差部分を精度良くパター
ンニングできる。従って、ＩＣなど、半導体装置の処理
工数の低減に役立つものである。
ばレジスト膜の塗布工程を追加するだけで、２層のレジ
スト膜パターンが形成され、段差部分を精度良くパター
ンニングできる。従って、ＩＣなど、半導体装置の処理
工数の低減に役立つものである。
第１図（ａ）〜（ｄ）は本発明にかかる一実施例の形成
工程順断面図、 第２図（ａ）、 ｆｂ）は従来のＩＮのレジスト膜パタ
ーン形成の平面図と断面図、 第３図は従来の２層のレジスト膜パターン形成の断面図
、 第４図は従来の３層のレジスト膜パターン形成の断面図
である。 図において、 １．１１は半導体基板、 ２．３．４，５，６．７はレジスト膜パターン、１２は
アルミニウム膜 １３は耐ドライエツチング性の悪いレジスト膜またはレ
ジスト膜パターン、 １４は耐ドライエツチング性の良いレジスト膜またはレ
ジスト膜パターン、 を示している。 ４ミシｐ≦咽肖ガリＦ（゛う７シ云 ＠ １ 図
工程順断面図、 第２図（ａ）、 ｆｂ）は従来のＩＮのレジスト膜パタ
ーン形成の平面図と断面図、 第３図は従来の２層のレジスト膜パターン形成の断面図
、 第４図は従来の３層のレジスト膜パターン形成の断面図
である。 図において、 １．１１は半導体基板、 ２．３．４，５，６．７はレジスト膜パターン、１２は
アルミニウム膜 １３は耐ドライエツチング性の悪いレジスト膜またはレ
ジスト膜パターン、 １４は耐ドライエツチング性の良いレジスト膜またはレ
ジスト膜パターン、 を示している。 ４ミシｐ≦咽肖ガリＦ（゛う７シ云 ＠ １ 図
Claims (1)
- 被エッチング材料上に第１のレジスト膜と、該第１のレ
ジスト膜より耐ドライエッチング性の優れた第２のレジ
スト膜を積層し、該第２のレジスト膜を露光、現像して
パターンニングした後、該第２のレジスト膜をマスクに
して前記第１のレジスト膜と前記被エッチング材料とを
同時にドライエッチングするようにしたことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11502685A JPS61271838A (ja) | 1985-05-27 | 1985-05-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11502685A JPS61271838A (ja) | 1985-05-27 | 1985-05-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61271838A true JPS61271838A (ja) | 1986-12-02 |
Family
ID=14652383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11502685A Pending JPS61271838A (ja) | 1985-05-27 | 1985-05-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61271838A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01248525A (ja) * | 1988-03-29 | 1989-10-04 | Sony Corp | マスク形成方法 |
-
1985
- 1985-05-27 JP JP11502685A patent/JPS61271838A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01248525A (ja) * | 1988-03-29 | 1989-10-04 | Sony Corp | マスク形成方法 |
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