JPS63160225A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［１要］ 下Ｊｉにポリビニールカルバゾール樹脂膜、中間層にシ
リコン化合物膜、上層に感光性のポリクロルメチル化ス
チレン膜の三層からなるマスクパターンを形成する。そ
して、被エツチング基板をパターンニングする。そうす
れば、電子線露光法によって微細パターンが精度良（形
成できる。

［産業上の利用分野コ 本発明は半導体装置の製造方法にかかり、特に、パター
ンニング方法に関する。

ＩＣなど、半導体装置の製造方法において、最も重要な
プロセスの°一つにパターンを写真食刻法で形成する、
所謂フォトプロセスがあり、現在、ＩＣが微細化され、
高集積化されてきた背景には、このフォトプロセスの進
歩が大きく寄与している。

例えば、ＩＣは高集積化、高密度化する程、高速に動作
する等、性能が向上する利点があり、そのため、ＩＣを
一層高集積化する方向に検討が進められていて、最近、
電子線露光法が汎用されている。

一方、高集積化するため、上面に多層配線が形成され、
従って、表面の凹凸が激しくなって段差ができて、その
段差上に微細パターンを高精度に形成しなければならな
いと云う問題が生じてくる。

しかし、ＩＣの高集積化のためには、このような段差上
のパターンニングは避けられず、且つ、その凹凸ある領
域での電子線露光法を利用した微細で高精度なパターン
形成が要望されている。

［従来の技術と発明が解決しようとする問題点］従前、
段差部にレジスト膜パターンを形成すると、凹部と凸部
とではレジスＩ−Ｊｌ！（感光性樹脂膜）の膜厚が異な
り、これを露光・現像すれば凹部と凸部とのパターン幅
が違ってくる等、高精度にパターンニングできない問題
があった。即ち、両方を同時に露光すると、凹部上の膜
厚の厚いレジスト膜部分は露光不足になって、これを現
像すればレジスト膜パターンの幅が狭くなり、凸部上の
膜厚の薄いレジスト膜部分は露光過度になって、現像す
ればレジスト膜パターンの幅が広くなる。

第２図（ａ）および（ｂ）はそれを示す平面図と断面図
で、段差のある被エツチング基板１上に形成したネガ型
レジスト膜２を示している。詳しくは、露光波長とレジ
スト膜厚とが関連して、パターン幅は一定しないが、概
念的には上記に説明したように、レジスト膜パターンの
幅がその膜厚に比例して変化するものである。

そこで、段差のある部分には、２種類のレジスト膜パタ
ーンを形成するパターンニング方法が提案されてきた。

これを２層レジスト法と云っており、第３図はその２層
からなる非感光性樹脂膜３と感光性レジスト膜４を被エ
ツチング基板１上に形成した図を示している。まず、感
光性のない樹脂膜３を平坦するまで厚く塗布し、その上
に、感光性のレジスト膜４を塗布して、まず、レジスト
膜４をフォトマスクを用いて露光、現像した後、そのレ
ジスト膜パターン４をマスクにして、その下層の樹脂膜
３を酸素（０２）ガスでドライエツチングしてパターン
ニングする。例、えば、下層の厚い樹脂膜３を非感光性
のノボラック系樹脂膜とし、上層のレジスト膜４を感光
性のノボラック系ポジ型レジスト膜とする。

しかし、この２層レジスト法は上層のレジスト膜パター
ン４が解像力を良くするために薄く塗布しており、且つ
、耐ドライエツチング性が悪くて、下層の樹脂膜パター
ン３が形成されるまで、十分に保持されないと云う問題
がある。従って、これに代わる方法として、最近、３層
レジスト法（トリレベル法）が開発されている。

第４図はその３層レジスト法によるパターンを被エツチ
ング基板１上に形成した図である。例えば、まず、非感
光性のノボラック系樹脂膜３を平坦化するまで厚く塗布
して固化し、その上に、シリコン化合物膜５を塗布固化
して、更に、その上に感光性のノボラック系ポジ型レジ
スト膜４を塗布して固化する。そして、レジスト膜４を
フォトマスクを用いて遠紫外線露光法により露光し、さ
らに現像した後、そのレジスト膜パターン４をマスクに
して、中間層のシリコン化合物膜５を弗素（Ｆ）ガスで
ドライエツチングしてパターンニングする。次いで、そ
のシリコン化合物膜パターン５をマスクにして、下層の
ノボラック系樹脂膜３を酸素ガスでドライエツチングし
、このようにして３層のパターンを形成する。そうすれ
ば、シリコン化合物膜５が耐ドライエツチング性が良い
から、樹脂膜パターン３が比較的精度良くパターンニン
グされる。なお、第４図には３層のパターンをそのまま
図示しているが、実際には、ノボラック系樹脂膜パター
ン３が形成された時には、上層のレジスト膜パターン４
は消滅した状態となっている。

しかし、この３層レジスト法で形成した３層のパターン
は０．５μｍ程度のサブミクロンパターンの形成は困難
である。且つ、中間層のシリコン化合物膜５は薄いため
に消失し、下層のノボラック系樹脂膜パターンを用いて
、被エツチング基板のアルミニウム膜またはアルミニウ
ム合金膜をエツチングしなければならないが、このノボ
ラック系樹脂膜パターン３は耐エツチング性が余り良く
ないと云う問題がある。

更に、このような３層レジスト法は、段差のある被エツ
チング基板だけでなく、最近は感光性のレジスト膜と被
エツチング基板とのエツチング比が十分に大きくとれな
い比較的平坦な被エツチング基板に対しても、この３層
レジスト法が適用されており、それにも同様の問題点が
ある。

本発明は、このような問題点のある３Ｎレジストに代わ
り、電子線露光法による３層レジストを用いた半導体装
置の製造方法を提案するものである。

［問題点を解決するための手段］ その目的は、下層としてポリビニールカルバゾール樹脂
膜、中間層としてシリコン化合物膜、上層として感光性
のポリクロルメチル化スチレン膜を形成した後、該ポリ
クロルメチル化スチレン膜を電子線で露光してパターン
ニングし、該ポリクロルメチル化スチレン膜パターンを
マスクにして、前記シリコン化合物膜およびポリビニー
ルカルバゾール樹脂膜を順次にパターンニングして、該
三層からなるマスクパターンを形成し、該三層マスクパ
ターンをマスクにして被エツチング基板をパターンニン
グするようにした半導体装置の製造方法によって達成さ
れる。

［作用］ 即ち、本発明は、上層としてポリクロルメチル化スチレ
ン膜を用い、下層としてポリビニールカルバゾール樹脂
膜を用いた３層レジスト法によるパターンニングを提案
するもので、そうすれば、電子線露光法によりサブミク
ロンの微細パターンが高精度に形成される。

［実施例］ 以下、図面を参照して実施例によって詳細に説明する。

第１図（ａ）〜（ｄ）は本発明にかかる製造方法の形成
工程順断面図を示しており、まず、同図（ａｌに示すよ
うに、半導体基板ＩＯ上に被着したアルミニウム膜１１
の上にポリビニールカルバゾール樹脂膜１２　（分子量
２０万以下；非感光性；厚い部分の膜厚２μｍ程度）を
平坦化するまで塗布し、２００℃、３０分間ベーキング
して固化させる。その上に、中間層としてシリコン化合
物膜１３（膜厚０．２〜０．３μｍ）を塗布し、窒素ガ
ス中で２００℃、１時間ベーキングして固化させ、更に
、その上に、上層として感光性のポリクロルメチル化ス
チレン膜１４（ネガ型レジスト膜；膜厚０．３μｍ程度
）を塗布して、８５℃、３０分間ベーキングして固化さ
せる。

尚、シリコン化合物膜１３には、例えば、ＰＬＯ８（ポ
リラダーオルガノシロキサン）　、　Ｏ’ＣＤ　（商品
名：　ＰＬＯ３と同系統）やＳＯＣ；　（スピンオンガ
ラス）を用いて、ノボラック系ポジ型レジスト膜１４に
はＴＳＭＲ−８８００＜商品名）などを用いる。

次いで、第１図（ｂ）に示すように、ポリクロルメチル
化スチレン膜１４を電子線で露光し、これをアセトン／
イソプロピルアルコール＝３．２　／６．８の比率の有
機溶液で現像して、パターンを形成する。

更に、そのポリクロルメチル化スチレン膜パターン１４
をマスクにして、シリコン化合物膜１３を弗素ガスでド
ライエツチングしてパターンニングする。

次いで、第１図（Ｃ）に示すように、そのシリコン化合
物膜パターン１３をマスクにして、ポリビニールカルバ
ゾール樹脂膜１２を酸素ガスでドライエツチングしてパ
ターンを形成する。その時、上層の薄いノボラック系ポ
ジ型レジスト膜１４は消失してしまう。

次いで、第１図（ｄ）に示すように、そのポリビニール
カルバゾール樹脂膜１２をマスクにして、アルミニウム
膜１１を塩化硼素（ＢＣｌ２）あるいは四塩化炭素（Ｃ
ＣＩ＜　）などの塩素系反応ガスを用いてドライエツチ
ングして、アルミニウム配線パターンを形成する。この
時は、中間層のシリコン化合物膜パターン１３が消失し
た状態になる。

このような製造方法を採れば、ポリクロルメチル化スチ
レン膜パターン１４は０．５μｍあるいはそれ以下の精
度で形成され、且つ、ポリビニールカルバゾール樹脂膜
１２のエツチング耐性が高くて、アルミニウム膜やアル
ミニウム合金膜のエソチング剤（ＢＣｌ２　、　　ＣＣ
１ｇ　）に対するエツチング比が改善される。

従って、このような３層レジスト法によれば、極めて精
度良いパターンニングが可能になる。

［発明の効果コ 以上の説明から明らかなように、本発明によれば３層レ
ジスト法を用いて、電子線露光により一層高精度な微細
パターンが形成でき、半導体装置の微細化に著しく貢献
するものである。

【図面の簡単な説明】

第１図（ａｌ〜（ｄ）は本発明にかかる製造方法の工程
順断面図、 第２図（ａ）、　（ｂ）は従来の１層のレジスト膜パタ
ーンを示す図、 第３図は従来の２層レジスト法を示す図、第４図は従来
の３層レジスト法を示す図である。 図において、 ｌＯは半導体基板、 １１はアルミニウム膜、 １２はポリビニール′カルバゾール樹脂膜、１３はシリ
コン化合物膜、 １４はポリクロルメチル化スチレン膜 °　牡め１層のβ“ズトＩ更／Ｖターシ１木７図第２図 従来／１２層Ｌミし７トン芝乞米Ｔ国 第３図 第４図

Claims (1)

【特許請求の範囲】
1. 下層としてポリビニールカルバゾール樹脂膜、中間層と
   してシリコン化合物膜、上層として感光性のポリクロル
   メチル化スチレン膜を形成した後、該ポリクロルメチル
   化スチレン膜を電子線で露光してパターンニングし、該
   ポリクロルメチル化スチレン膜パターンをマスクにして
   、前記シリコン化合物膜およびポリビニールカルバゾー
   ル樹脂膜を順次にパターンニングして、該三層からなる
   マスクパターンを形成し、該三層マスクパターンをマス
   クにして被エッチング基板をパターンニングするように
   したことを特徴とする半導体装置の製造方法。