JPS61267844A - 耐故障演算制御装置 - Google Patents
耐故障演算制御装置Info
- Publication number
- JPS61267844A JPS61267844A JP60109896A JP10989685A JPS61267844A JP S61267844 A JPS61267844 A JP S61267844A JP 60109896 A JP60109896 A JP 60109896A JP 10989685 A JP10989685 A JP 10989685A JP S61267844 A JPS61267844 A JP S61267844A
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- memory error
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- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
少くとも中央処理装置およびメモリを具備する情報処理
装置の耐故障（特にメモリ故障）演算制御装置であって
、メモリから読み出されたデータに故障があったとき、
読み出したアドレスが情報処理装置の動作に致命的な影
響を与える領域にあるときは上記情報処理装置を直ち：
：停止させるが、然らざるときは上記エラーが発生した
アドレスシニ関連する処理のみを切離し、他の処理は続
行させるようにしたもので、情報処理装置の稼動率を向
上させ、安全性確実性をも維持する。
装置の耐故障（特にメモリ故障）演算制御装置であって
、メモリから読み出されたデータに故障があったとき、
読み出したアドレスが情報処理装置の動作に致命的な影
響を与える領域にあるときは上記情報処理装置を直ち：
：停止させるが、然らざるときは上記エラーが発生した
アドレスシニ関連する処理のみを切離し、他の処理は続
行させるようにしたもので、情報処理装置の稼動率を向
上させ、安全性確実性をも維持する。
本発明は耐故障演算制御装置、さら（二詳しく云えば、
少くとも中央処理装置およびメモリを具備する情報処理
装置（：おいて該情報処理装置の動作に致命的なメモリ
エラーが発生したときは全面停止し、致命的でないとき
は、エラーを発生したアドレスに関連した処理のみ停止
するようｚニジた耐故障演算制御装置に関する。
少くとも中央処理装置およびメモリを具備する情報処理
装置（：おいて該情報処理装置の動作に致命的なメモリ
エラーが発生したときは全面停止し、致命的でないとき
は、エラーを発生したアドレスに関連した処理のみ停止
するようｚニジた耐故障演算制御装置に関する。
従来、情報処理装置において自己診断機能を有し、その
構成要素の一部に故障を発見すると、誤動作防止などの
安全性確保のために装置を停止させる演算制御装置が知
られている。特にメモｙ（二故障が発生した場合は、故
障の発生場所によっては、情報処理装置の動作（＝致命
的な影響を与えるため、無条件で装置を停止させていた
。
構成要素の一部に故障を発見すると、誤動作防止などの
安全性確保のために装置を停止させる演算制御装置が知
られている。特にメモｙ（二故障が発生した場合は、故
障の発生場所によっては、情報処理装置の動作（＝致命
的な影響を与えるため、無条件で装置を停止させていた
。
ところが上記の従来の演算制御装置は、メモリのどこに
故障が発生しても無条件で情報処理装置を停止させるた
め、たとえ故障箇所が情報処理装置の動作Ｃ；致命的な
場所でなく、その故障箇所（アドレス）に関連する一部
の処理のみを停止させれば良い場合でも全面停止を行な
うので、稼動率低下をまねき、また、無制御状態となる
こと１：より、制御対象を危険状態に導く恐れがあると
言う問題点がある。
故障が発生しても無条件で情報処理装置を停止させるた
め、たとえ故障箇所が情報処理装置の動作Ｃ；致命的な
場所でなく、その故障箇所（アドレス）に関連する一部
の処理のみを停止させれば良い場合でも全面停止を行な
うので、稼動率低下をまねき、また、無制御状態となる
こと１：より、制御対象を危険状態に導く恐れがあると
言う問題点がある。
本発明は、メモリエラーが発生した場合、情報処理装置
の動作に致命的な影響を与える場合は全面的に停止し、
致命的でない時は、そのメモリ箇所（アドレス）に関連
した処理のみ停止するがその他の処理は続行できるよう
にし、安全性を維持しながら稼動率の高い演算制御装置
を提供しようとするものである。
の動作に致命的な影響を与える場合は全面的に停止し、
致命的でない時は、そのメモリ箇所（アドレス）に関連
した処理のみ停止するがその他の処理は続行できるよう
にし、安全性を維持しながら稼動率の高い演算制御装置
を提供しようとするものである。
本発明（：よれば、上記の問題点は、少くとも中央処理
装置およびメモリを具備する情報処理装置の演算制御装
置（二おいて、上記メモリから読み出されたデータ（ニ
エラーがあるか否かを検知しエラーを検知したときメモ
リエラー信号を送出するメモリエラー検知回路と、上記
メモリエラー信号を受信したとき上記エラーを発生した
上記メモリのアドレスを保持するメモリエラーアドレス
保持回路と、故障するとと紀情輸処理装置の動作に致命
的な影響を与えるメモリの領域とそれ以外の領域との境
界のアドレスをあらかじめ設定したアドレス設定器とを
具備し、上記メモリエラー検知回路がメモリエラー信号
を送出したときメモリエラーアドレス保持回路に保持さ
れたメモリエラーアドレスと上記アドレス設定器に設定
されたアドレスとを比較し、上記メモリエラーアドレス
が上記情報処理装置の動作１；致命的な影響を与える領
域≦二あるときは上記情報処理装置を停止させ、然らざ
る場合Ｃ二は上記エラーが発生したアドレスに関連する
処理のみを切離し他の処理は続行させるよう＆：する耐
故障演算制御装置（：より解決される。
装置およびメモリを具備する情報処理装置の演算制御装
置（二おいて、上記メモリから読み出されたデータ（ニ
エラーがあるか否かを検知しエラーを検知したときメモ
リエラー信号を送出するメモリエラー検知回路と、上記
メモリエラー信号を受信したとき上記エラーを発生した
上記メモリのアドレスを保持するメモリエラーアドレス
保持回路と、故障するとと紀情輸処理装置の動作に致命
的な影響を与えるメモリの領域とそれ以外の領域との境
界のアドレスをあらかじめ設定したアドレス設定器とを
具備し、上記メモリエラー検知回路がメモリエラー信号
を送出したときメモリエラーアドレス保持回路に保持さ
れたメモリエラーアドレスと上記アドレス設定器に設定
されたアドレスとを比較し、上記メモリエラーアドレス
が上記情報処理装置の動作１；致命的な影響を与える領
域≦二あるときは上記情報処理装置を停止させ、然らざ
る場合Ｃ二は上記エラーが発生したアドレスに関連する
処理のみを切離し他の処理は続行させるよう＆：する耐
故障演算制御装置（：より解決される。
以下、本発明の実施例３図面について説明する。
第１図は本発明の実施例のブロック図である。
図において、１は中央処理装置、２はメモリ、５はメモ
リエラー検知回路、４はメモリエラーアドレス保持回路
、５はアドレス設定器、６は比較器、７は割込み発生回
路、８はアドレス線、９はデータ線、１０はメモリエラ
ー信号線、１１は停止信号線、１２は割込み信号線、１
６はメモリエラーアドレス情報線である。
リエラー検知回路、４はメモリエラーアドレス保持回路
、５はアドレス設定器、６は比較器、７は割込み発生回
路、８はアドレス線、９はデータ線、１０はメモリエラ
ー信号線、１１は停止信号線、１２は割込み信号線、１
６はメモリエラーアドレス情報線である。
中央処理装置１はアドレス線８およびデータ線９を介゛
じ”ｒｉｇされ、情報処理装置を構成してい。
じ”ｒｉｇされ、情報処理装置を構成してい。
る。メモリエラー検知回路３はデータ線９を引き込み、
該データ線９上のデータを常時監視し、パリティチェッ
ク等の手段によりメモリ２刀１ら読み出されるデータの
エラーの有無を監視し、エラーを検知したときはメモリ
エラー信号なＭＡｌｏに送出し、メモリエラーアドレス
保持回路４は、メモリエラー検知回路３から線１ｏを経
てメモリエラー信号を受信すると、その時アドレス線８
上Ｃ二送られたアドレス情報をメモリエラーアドレスと
して保持し、線１３Ｙ介して比較器６（；このメモリエ
ラーアドレス情報を送る。
該データ線９上のデータを常時監視し、パリティチェッ
ク等の手段によりメモリ２刀１ら読み出されるデータの
エラーの有無を監視し、エラーを検知したときはメモリ
エラー信号なＭＡｌｏに送出し、メモリエラーアドレス
保持回路４は、メモリエラー検知回路３から線１ｏを経
てメモリエラー信号を受信すると、その時アドレス線８
上Ｃ二送られたアドレス情報をメモリエラーアドレスと
して保持し、線１３Ｙ介して比較器６（；このメモリエ
ラーアドレス情報を送る。
アドレス設定器５には、エラーを発生すると情報処理装
置の動作に致命的な影響を与えるメモリの領域とそれ以
外の領域との境界のアドレスをあらかじめ設定しておく
。
置の動作に致命的な影響を与えるメモリの領域とそれ以
外の領域との境界のアドレスをあらかじめ設定しておく
。
割込み発生回路７は比較器６からの信号に従つ、て中央
処理装置１に線１２ヲ経て割込み信号を送出するよう構
成されている。
処理装置１に線１２ヲ経て割込み信号を送出するよう構
成されている。
第２図は第１図の実施例の動作フローを示す図であって
、Ａは割込み処理の、Ｂは常時処理のそれぞれの動作の
フローを示し、第６図は処理番号とその先頭アドレスと
の対照テーブルを示す図である。
、Ａは割込み処理の、Ｂは常時処理のそれぞれの動作の
フローを示し、第６図は処理番号とその先頭アドレスと
の対照テーブルを示す図である。
第１図において、メモリ２に故障が発生しデータ線９上
に送出されたデータに故障が発生すると、既１：述べた
よう（：、メモリエラー検知回路５はこの故障を検知し
、線１０を経てメモリエラーアドレス保持回路４（二メ
モリエラー信号を送り、該回路４は該信号を受信すると
、そのときアドレス線８に存在したアドレス情報！メモ
リエラーアドレスとして保持し、このメモリエラーアド
レスを線１５Ｙ経て、メモリエラーアドレス信号として
比較器６（：送る。
に送出されたデータに故障が発生すると、既１：述べた
よう（：、メモリエラー検知回路５はこの故障を検知し
、線１０を経てメモリエラーアドレス保持回路４（二メ
モリエラー信号を送り、該回路４は該信号を受信すると
、そのときアドレス線８に存在したアドレス情報！メモ
リエラーアドレスとして保持し、このメモリエラーアド
レスを線１５Ｙ経て、メモリエラーアドレス信号として
比較器６（：送る。
比較器６は、アドレス設定器５にあらかじめ設定されて
いる、故障すると致命的な影響を与えるメモリ領域の先
頭な示すアドレスと、然らざるメモリ領域の先頭アドレ
スとを読み出して、上記メモリエラーアドレスとの大小
比較を実行し、メモリエラーアドレスが情報処理装置の
、動作に致命的な影響を与えるものか否かを判定する。
いる、故障すると致命的な影響を与えるメモリ領域の先
頭な示すアドレスと、然らざるメモリ領域の先頭アドレ
スとを読み出して、上記メモリエラーアドレスとの大小
比較を実行し、メモリエラーアドレスが情報処理装置の
、動作に致命的な影響を与えるものか否かを判定する。
このメモリエラーアドレスを、情報処理装置の動作に致
命的な影響を与えるものと判定したときは、比較器６は
線１１ヲ経て停止信号肴を中央処理装置１へ送り、情報
処理装置の動作を直ちに停止させる。
命的な影響を与えるものと判定したときは、比較器６は
線１１ヲ経て停止信号肴を中央処理装置１へ送り、情報
処理装置の動作を直ちに停止させる。
前記メモリエラーアドレスを、情報処理装置の動作に致
命的な影響がないと判定したときは、比較器６は割込み
発生回路７ｔ−起動して割込み信号を発生させ、線１２
を経て中央処理装置１に割込みを行なう。
命的な影響がないと判定したときは、比較器６は割込み
発生回路７ｔ−起動して割込み信号を発生させ、線１２
を経て中央処理装置１に割込みを行なう。
このよう１；シて割込みが行なわれた以後の割込み処理
の動作フローを第２図ＡＣより示す。すなわち、割込み
処理フローの先頭２０において、中央処理装置１に割込
みが行なわれると、中央処理装置１はステップ５−１（
二示すよう（：、メモリエラーアドレス保持回路４から
メモリエラーアドレスを読み込む。
の動作フローを第２図ＡＣより示す。すなわち、割込み
処理フローの先頭２０において、中央処理装置１に割込
みが行なわれると、中央処理装置１はステップ５−１（
二示すよう（：、メモリエラーアドレス保持回路４から
メモリエラーアドレスを読み込む。
なお、第１図の実施例（二ｇいては、そのメモリ（例え
ばメモリ２）の中ζ＝第５図に示Ｔとおりの処理番号と
該処理を実行するプログラムの格納されているアドレス
の先頭アドレスとの対照テーブル２２を有しており、ま
た、この処理番号に対しては対応する先頭アドレスの外
（二、処理停止を示すフラグ用の領域を有している。
ばメモリ２）の中ζ＝第５図に示Ｔとおりの処理番号と
該処理を実行するプログラムの格納されているアドレス
の先頭アドレスとの対照テーブル２２を有しており、ま
た、この処理番号に対しては対応する先頭アドレスの外
（二、処理停止を示すフラグ用の領域を有している。
中央処理装置１は、メモリエラーアドレスを読み込むと
、上記処理番号とその先頭アドレスとの対照テーブル２
２（第５図）を参照して上記メモリニラ−アドレスから
処理番号を検知しくステップ５−２）該処理番号に対応
する処理停止フラグをセットＴる（ステップ５−３）。
、上記処理番号とその先頭アドレスとの対照テーブル２
２（第５図）を参照して上記メモリニラ−アドレスから
処理番号を検知しくステップ５−２）該処理番号に対応
する処理停止フラグをセットＴる（ステップ５−３）。
この割込み処理のフローは、さらＩニステップＳ−４に
移行し、割込み処理を終了する際（二、故障が発生した
メモリ（二関連する処理が現在常時処理（後述、第２図
Ｂ）で実行中の処理であるか否かを判定し、もし現在実
行中のものであるならば、処理を常時処理動作フローＢ
の先頭２１Ｃ；移行させ、処理を停止させ、割込み処理
を終了する。
移行し、割込み処理を終了する際（二、故障が発生した
メモリ（二関連する処理が現在常時処理（後述、第２図
Ｂ）で実行中の処理であるか否かを判定し、もし現在実
行中のものであるならば、処理を常時処理動作フローＢ
の先頭２１Ｃ；移行させ、処理を停止させ、割込み処理
を終了する。
一方上記の停止子べき処理が現在実行中のものではない
場合は上記の割込み処理は、常時処理の動作フローＢ中
の割込み箇所に移行して旧に戻され、中断された処理を
再開させる。
場合は上記の割込み処理は、常時処理の動作フローＢ中
の割込み箇所に移行して旧に戻され、中断された処理を
再開させる。
第２図Ｂは、第１図の実施例（二おいてメモリ故障の発
生しない正常な処理子なわち常時処理の動作フローを示
す図である。常時は、いくつかの処理番号を付した処理
を第２図の動作フローＢに従って実行する。すなわち常
時処理の先頭２１から処理をステップｓ−１に移行させ
、実行子べき処理の処理番号を設定する。それからステ
ップＳ′−２に移行し、第３図に示す処理番号と先頭ア
ドレスとの対照テーブルを参照し、該処理番号（二対し
処理停止フラグがセットされているか否かを検出する。
生しない正常な処理子なわち常時処理の動作フローを示
す図である。常時は、いくつかの処理番号を付した処理
を第２図の動作フローＢに従って実行する。すなわち常
時処理の先頭２１から処理をステップｓ−１に移行させ
、実行子べき処理の処理番号を設定する。それからステ
ップＳ′−２に移行し、第３図に示す処理番号と先頭ア
ドレスとの対照テーブルを参照し、該処理番号（二対し
処理停止フラグがセットされているか否かを検出する。
処理停止フラグがセットされていることが検知されると
、処理は常時処理の動作フローＢの先頭２１１＝移行し
、停止する。
、処理は常時処理の動作フローＢの先頭２１１＝移行し
、停止する。
処理停止フラグがセットされていないことが検知される
と、処理はステップＳ’−３に移行し上記処理番号の処
理が実行される。処理の実行が終了すると上記と同様に
常時処理の動作プローＢの先頭２１に移行し停止する。
と、処理はステップＳ’−３に移行し上記処理番号の処
理が実行される。処理の実行が終了すると上記と同様に
常時処理の動作プローＢの先頭２１に移行し停止する。
このように常時処理はいくつかの処理を順番に実行して
行く際処理番号毎に必ず処理停止フラグを参照している
ため故障メモリアドレスに関連する処理は行なわなくな
る。
行く際処理番号毎に必ず処理停止フラグを参照している
ため故障メモリアドレスに関連する処理は行なわなくな
る。
本発明（二よれば、メモリエラー検知回路とメモリエラ
ーアドレス保持回路とアドレス設ムとを設けたこと（二
よりメモリ故障（；よる影響が装置にどの程度及ぶかを
判定することができるようになり、装置に致命的なもの
である場合は即座に装＆を停止し、そうでない場合は、
故障が発生したメモリアドレスに関連する処理のみを切
離すことが可能となり、稼動率および安全性の高い演算
制御装置を提供することができる。
ーアドレス保持回路とアドレス設ムとを設けたこと（二
よりメモリ故障（；よる影響が装置にどの程度及ぶかを
判定することができるようになり、装置に致命的なもの
である場合は即座に装＆を停止し、そうでない場合は、
故障が発生したメモリアドレスに関連する処理のみを切
離すことが可能となり、稼動率および安全性の高い演算
制御装置を提供することができる。
第１図は本発明の実施例のブロック図、第２図は本発明
の実施例の動作フロー図、第６図は本発明の実施例（二
おける処理番号とその先頭アドレスとの対照テーブルを
示す図である。 １・・・中央処理装置、２・・・メモリ、６・・・メモ
リエラー検知回路、４・・・メモリエラーアドレス保持
回路、５・・・アドレス設定器、６・・・比較器、７・
・・割込み発生回路。 （外２名） 本発明の実施例のブロック図 第 １ 図 Ａ Ｂ（
割込み処理） （常時処１
）本発明の実施例の動作フロー図 第２図
の実施例の動作フロー図、第６図は本発明の実施例（二
おける処理番号とその先頭アドレスとの対照テーブルを
示す図である。 １・・・中央処理装置、２・・・メモリ、６・・・メモ
リエラー検知回路、４・・・メモリエラーアドレス保持
回路、５・・・アドレス設定器、６・・・比較器、７・
・・割込み発生回路。 （外２名） 本発明の実施例のブロック図 第 １ 図 Ａ Ｂ（
割込み処理） （常時処１
）本発明の実施例の動作フロー図 第２図
Claims (1)
- 少くとも中央処理装置およびメモリを具備する情報処理
装置の演算制御装置において、上記メモリから読み出さ
れたデータにエラーがあるか否かを検知しエラーを検知
したときメモリエラー信号を送出するメモリエラー検知
回路と、上記メモリエラー信号を受信したとき上記エラ
ーを発生した上記メモリのアドレスを保持するメモリエ
ラーアドレス保持回路と、故障すると上記情報処理装置
の動作に致命的な影響を与えるメモリの領域とそれ以外
の領域との境界のアドレスをあらかじめ設定したアドレ
ス設定器とを具備し、上記メモリエラー検知回路がメモ
リエラー信号を送出したときメモリエラーアドレス保持
回路に保持されたメモリエラーアドレスと上記アドレス
設定器に設定されたアドレスとを比較し、上記メモリエ
ラーアドレスが上記情報処理装置の動作に致命的な影響
を与える領域にあるときは上記情報処理装置を停止させ
、然らざる場合には上記エラーが発生したアドレスに関
連する処理のみを切離し他の処理は続行させるようにし
たことを特徴とする耐故障演算制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60109896A JPS61267844A (ja) | 1985-05-22 | 1985-05-22 | 耐故障演算制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60109896A JPS61267844A (ja) | 1985-05-22 | 1985-05-22 | 耐故障演算制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61267844A true JPS61267844A (ja) | 1986-11-27 |
Family
ID=14521904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60109896A Pending JPS61267844A (ja) | 1985-05-22 | 1985-05-22 | 耐故障演算制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61267844A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03269745A (ja) * | 1990-03-20 | 1991-12-02 | Yokogawa Electric Corp | 二重化プロセッサシステム |
| US6782492B1 (en) | 1998-05-11 | 2004-08-24 | Nec Corporation | Memory error recovery method in a cluster computer and a cluster computer |
-
1985
- 1985-05-22 JP JP60109896A patent/JPS61267844A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03269745A (ja) * | 1990-03-20 | 1991-12-02 | Yokogawa Electric Corp | 二重化プロセッサシステム |
| US6782492B1 (en) | 1998-05-11 | 2004-08-24 | Nec Corporation | Memory error recovery method in a cluster computer and a cluster computer |
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