JPS61267344A - Ｌｓｉのチツプレイアウト方式 - Google Patents
Ｌｓｉのチツプレイアウト方式Info
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- JPS61267344A JPS61267344A JP60108113A JP10811385A JPS61267344A JP S61267344 A JPS61267344 A JP S61267344A JP 60108113 A JP60108113 A JP 60108113A JP 10811385 A JP10811385 A JP 10811385A JP S61267344 A JPS61267344 A JP S61267344A
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- Japan
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- 238000000034 method Methods 0.000 title claims abstract description 19
- 238000013461 design Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004836 empirical method Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000009472 formulation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012887 quadratic function Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
Landscapes
- Engineering & Computer Science (AREA)
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は計算機処理によるＬＳＩチップレイアウト方式
に係）、特にチップ面積の最小化とチップ縦横比の制御
に好適なブロック配置手法に関する。
に係）、特にチップ面積の最小化とチップ縦横比の制御
に好適なブロック配置手法に関する。
Ｌ８Ｉの設計では、論理を複数のブロックに分割し、各
ブロック単位にレイアウト設計をおこなった後、このブ
ロックをチップ上に配置しブロック間の配線経路を決定
してチップを完成する、いわゆる階層的レイアウト手法
が一般に用いられている。このとき、ブロック内のレイ
アウトは、標準セルを用いた自動配置配線プログラムに
よって、おこなわれる事が多い（例えば、プロシーディ
ング・オプ・コンファレンスアイシーシーシー、１９８
２年９月第４１５頁〜第４１８頁）。
ブロック単位にレイアウト設計をおこなった後、このブ
ロックをチップ上に配置しブロック間の配線経路を決定
してチップを完成する、いわゆる階層的レイアウト手法
が一般に用いられている。このとき、ブロック内のレイ
アウトは、標準セルを用いた自動配置配線プログラムに
よって、おこなわれる事が多い（例えば、プロシーディ
ング・オプ・コンファレンスアイシーシーシー、１９８
２年９月第４１５頁〜第４１８頁）。
一方、チップ上のブロックのレイアウトは、各ブロック
の形状、大きさがさ捷ざまであるため自動化が遅れてい
た。たとえば第１図に示すように、ブロックの寸法の不
揃いや配線領域の不均一性が原因となり、ブロック間に
斜線で表した配線に萌われずに残る領域−無効領域が生
じ、チップ面積の増大を招くという問題がある。チップ
ｌｆｉ積の小さなレイアウトを得るには、必要となる配
線領域を小さくする事とブロックの寸法を揃えるという
二つの条件を考えなければならないが、この二つが互い
に関連しているため適当な配置評価基準が得にくい。
の形状、大きさがさ捷ざまであるため自動化が遅れてい
た。たとえば第１図に示すように、ブロックの寸法の不
揃いや配線領域の不均一性が原因となり、ブロック間に
斜線で表した配線に萌われずに残る領域−無効領域が生
じ、チップ面積の増大を招くという問題がある。チップ
ｌｆｉ積の小さなレイアウトを得るには、必要となる配
線領域を小さくする事とブロックの寸法を揃えるという
二つの条件を考えなければならないが、この二つが互い
に関連しているため適当な配置評価基準が得にくい。
本発明の目的は上記問題点を解決し、計算機による自動
化に好適なＬＳＩチップレイアウト設計手法を提供する
ことにある。
化に好適なＬＳＩチップレイアウト設計手法を提供する
ことにある。
ＬＳＩの階層設計におけるブロックには、ＲＯＭ。
几ＡＭＸＰ ＬＡなどの、同一セルを格子状に配置した
ブロックと、種々のセルを列状に配置しその間を配線し
たランダム論理ブロックがある。前者は主ｒ人手で設計
され、その寸法は固定であるが、後者のランダム論理ブ
ロックは計算機を用いた自動配置配線プログラムによっ
て数種の寸法のレイアウトが容易に得られる。第２図の
（イ）にその例を示示す。
ブロックと、種々のセルを列状に配置しその間を配線し
たランダム論理ブロックがある。前者は主ｒ人手で設計
され、その寸法は固定であるが、後者のランダム論理ブ
ロックは計算機を用いた自動配置配線プログラムによっ
て数種の寸法のレイアウトが容易に得られる。第２図の
（イ）にその例を示示す。
本発明は、与えられたブロックの相対配置に対しブロッ
ク間の配線領域として必要な幅が推定されているとき、
チップ面積をできるだけ小さくするように線形計画法を
用いてランダム論理ブロックの寸法の組合わせを選ぶも
のであ６゜第２図の（ロ）にブロックの寸法を変えてチ
ップ面積を縮小した例を示す。
ク間の配線領域として必要な幅が推定されているとき、
チップ面積をできるだけ小さくするように線形計画法を
用いてランダム論理ブロックの寸法の組合わせを選ぶも
のであ６゜第２図の（ロ）にブロックの寸法を変えてチ
ップ面積を縮小した例を示す。
計算機を用いてこの処理を効率的に解くため線形計画法
を用いるが、そのため次に示す条件を線形の式で表す。
を用いるが、そのため次に示す条件を線形の式で表す。
■各ブロックの寸法はそのタイプごとに候補の中から選
ぶ。
ぶ。
■隣接するブロック間が指定距離（配線領域として最低
限必要と推定された幅）以上間いている。
限必要と推定された幅）以上間いている。
■チップの縦横比が指定範囲内にある。
チップ面積は２次関数になるがこれを線形の式で近似す
る。
る。
次に図及び式を用いて本発明の実施例を示す。
今チップを構成するブロックがＮ１１ｉＳｉｌあるとす
る。
る。
ブロックは幾つかのタイプに分かれ同じタイプのブロッ
クの寸法は同じにするものとする。条件としてタイプｔ
のブロックの寸法の候補５ｔ＝（１） （１）
（Ｎｔ） （Ｎｔ）（（Ｗｔ、 ）Ｉｔ
Ｌ”’ｙ（Ｗｔｅｈｊ ））が与えられているとす
る。ブロックＵの幅、高さをそれぞれｗ、、ｈｓ 、タ
イプを書とすると、（Ｗｍ、ｈｓ ） ＝（Ｗｔ ＊
ｈ ｔ ）６８ ｔ（”） （”＞ （Ｎ
’ ） ｈ （Ｎｔ）Ｓ＊ −（（Ｗｍ −ｈｔ
）＝”・、（Ｗｔ −ｔ ））となる。この条
件は線形ではないが、Ｗｉ、ＷｉをＷ、（＋）、 、、
（＋）の線形結合で表せば近似できる。
クの寸法は同じにするものとする。条件としてタイプｔ
のブロックの寸法の候補５ｔ＝（１） （１）
（Ｎｔ） （Ｎｔ）（（Ｗｔ、 ）Ｉｔ
Ｌ”’ｙ（Ｗｔｅｈｊ ））が与えられているとす
る。ブロックＵの幅、高さをそれぞれｗ、、ｈｓ 、タ
イプを書とすると、（Ｗｍ、ｈｓ ） ＝（Ｗｔ ＊
ｈ ｔ ）６８ ｔ（”） （”＞ （Ｎ
’ ） ｈ （Ｎｔ）Ｓ＊ −（（Ｗｍ −ｈｔ
）＝”・、（Ｗｔ −ｔ ））となる。この条
件は線形ではないが、Ｗｉ、ＷｉをＷ、（＋）、 、、
（＋）の線形結合で表せば近似できる。
ブロックＵの原点′ｆｒ：（ｘｌ ｙ、）とする。チッ
プ周辺、左、右、下、上にそれぞれ仮想的なブロックＬ
、Ｒ，Ｂ、Ｔがあるとすると、チップの原点は（ＸＬｅ
）’ｌ ）となシ、チップの横幅は仮想ブロック几
のＸ座標ｘＢ、高さは仮想ブロックＴのＹ座標ｙＴとな
る。
プ周辺、左、右、下、上にそれぞれ仮想的なブロックＬ
、Ｒ，Ｂ、Ｔがあるとすると、チップの原点は（ＸＬｅ
）’ｌ ）となシ、チップの横幅は仮想ブロック几
のＸ座標ｘＢ、高さは仮想ブロックＴのＹ座標ｙＴとな
る。
ブロックの相対配置関係はこの座標値の関係で表せる。
たとえば第３図に示すようにブロックｂがａの右にあっ
て、その間はｄ以上離さなければならないとき、これを
Ｘ ａ ＋ Ｗ ａ ＋ ｄ、４＜ Ｘ ｂ ト書ける
。条件としてチップの縦横比ｙ／ Ｘ 鳳の範囲ｒ−，
ｒ”を与えればこの範囲の中でチップ面積Ｘ８・Ｙｔを
線形の式で近似できる。
て、その間はｄ以上離さなければならないとき、これを
Ｘ ａ ＋ Ｗ ａ ＋ ｄ、４＜ Ｘ ｂ ト書ける
。条件としてチップの縦横比ｙ／ Ｘ 鳳の範囲ｒ−，
ｒ”を与えればこの範囲の中でチップ面積Ｘ８・Ｙｔを
線形の式で近似できる。
以上をまとめるとブロックの寸法の選択は次の線形計画
問題を解いて行える。
問題を解いて行える。
最小化：Ｖ７扁１−ΦＸＩｌ＋）’？
条件■；（ブロック寸法選択条件）
条件■；（ブロック隣接条件）
Ｘｖ−（ｘ、＋ｗ＠）≧δ、
ｙｖ ｔｙｍ十ｈａ＋≧ｇｗｖ
ただしＷＬ ＝ｈ ｍ ＝Ｘ Ｌ ＝Ｙ ａ ＝０条件
■；（チップ縦横比条件） ｒ”≦ｙτ／ ｘ Ｂ≦ｒ＋ 第４図にこの手法を使ってブロックの自動配置を行う処
理の例を示す。ブロックの相対配置を決める段階では、
後で無効領域が削減されることを期待できるので、配線
領域を小さくする事だけを考慮して行う事ができ、従来
のブロック内部配置に使われた手法が応用できる。
■；（チップ縦横比条件） ｒ”≦ｙτ／ ｘ Ｂ≦ｒ＋ 第４図にこの手法を使ってブロックの自動配置を行う処
理の例を示す。ブロックの相対配置を決める段階では、
後で無効領域が削減されることを期待できるので、配線
領域を小さくする事だけを考慮して行う事ができ、従来
のブロック内部配置に使われた手法が応用できる。
本発明を用いれば、従来の経験的手法では不可能であっ
た無効領域の削減が十分できるようになる。またこの手
法は計算機プログラム化しやすいのでレイアウト工数が
大幅に削減できる。
た無効領域の削減が十分できるようになる。またこの手
法は計算機プログラム化しやすいのでレイアウト工数が
大幅に削減できる。
第１図は従来の手法で無効領域が残る配置の例、第２図
はブロックの寸法をうまく選ぶことによって無効領域を
削減する例、第３図はブロック寸法を選択する線形計画
法の定式化の為のチップのモデル、第４図はこの手法に
よるブロックの配置手法の流れ図を表す。 １・・・チップ、２・・・ブロック、３・・・ブロック
間配線領域、４・・・無効領域、５・・・セル、６・・
・ブロック内部配＋１ＪＩ、７．８・・・ブロック、９
．１０・・・チップ。 Ｚ １ 図 Ｈｚ 図 （イタ 冨 ３ 図 Ｙ４図
はブロックの寸法をうまく選ぶことによって無効領域を
削減する例、第３図はブロック寸法を選択する線形計画
法の定式化の為のチップのモデル、第４図はこの手法に
よるブロックの配置手法の流れ図を表す。 １・・・チップ、２・・・ブロック、３・・・ブロック
間配線領域、４・・・無効領域、５・・・セル、６・・
・ブロック内部配＋１ＪＩ、７．８・・・ブロック、９
．１０・・・チップ。 Ｚ １ 図 Ｈｚ 図 （イタ 冨 ３ 図 Ｙ４図
Claims (1)
- チップを複数個のブロックに論理分割し、該ブロック
を論理構成要素である多数のセルから構成するレイアウ
ト方式であつて、与えられたブロックの相対配置と論理
結線関係から、ブロック間の配線領域として最低限必要
な幅を推定し、該ブロック間配線領域幅を確保しつつ詰
め合わせを行つてブロックの配置を決め、ブロック間の
配線を行つてチップのレイアウトを完成する方式におい
て、チップ面積がなるべく小さくなるように、各ブロッ
クレイアウトを用意された幅、高さの異なる複数個の候
補の中から選択する方式として、ブロック間に必要な配
線領域幅を確保する条件をブロックの座標と寸法の線形
関係として表し、ブロックのレイアウト候補を選ぶ条件
をそのブロックの寸法のとりうる範囲として線形条件で
表し、チップの幅、高さの線形結合で表される目的関数
を最小化する線形計画問題を解いて該ブロックのレイア
ウトの組み合わせを求めることを特徴とする、ＬＳＩチ
ップレイアウト方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60108113A JPS61267344A (ja) | 1985-05-22 | 1985-05-22 | Ｌｓｉのチツプレイアウト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60108113A JPS61267344A (ja) | 1985-05-22 | 1985-05-22 | Ｌｓｉのチツプレイアウト方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61267344A true JPS61267344A (ja) | 1986-11-26 |
Family
ID=14476227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60108113A Pending JPS61267344A (ja) | 1985-05-22 | 1985-05-22 | Ｌｓｉのチツプレイアウト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61267344A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0470975A (ja) * | 1990-07-04 | 1992-03-05 | Nec Corp | 集積回路設計装置および方法 |
| JP2006309748A (ja) * | 2005-03-30 | 2006-11-09 | Tokyo Univ Of Agriculture & Technology | 矩形要素配置方法及び矩形要素配置装置並びに矩形要素配置用プログラム |
| TWI447894B (zh) * | 2010-03-17 | 2014-08-01 | Mstar Semiconductor Inc | 目標功能選擇裝置及方法 |
-
1985
- 1985-05-22 JP JP60108113A patent/JPS61267344A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0470975A (ja) * | 1990-07-04 | 1992-03-05 | Nec Corp | 集積回路設計装置および方法 |
| JP2006309748A (ja) * | 2005-03-30 | 2006-11-09 | Tokyo Univ Of Agriculture & Technology | 矩形要素配置方法及び矩形要素配置装置並びに矩形要素配置用プログラム |
| TWI447894B (zh) * | 2010-03-17 | 2014-08-01 | Mstar Semiconductor Inc | 目標功能選擇裝置及方法 |
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