JPS61267344A - Lsiのチツプレイアウト方式 - Google Patents

Lsiのチツプレイアウト方式

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Publication number
JPS61267344A
JPS61267344A JP60108113A JP10811385A JPS61267344A JP S61267344 A JPS61267344 A JP S61267344A JP 60108113 A JP60108113 A JP 60108113A JP 10811385 A JP10811385 A JP 10811385A JP S61267344 A JPS61267344 A JP S61267344A
Authority
JP
Japan
Prior art keywords
blocks
width
chip
block
layout
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60108113A
Other languages
English (en)
Inventor
Masato Shigegaki
茂垣 真人
Jihei Miura
三浦 地平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP60108113A priority Critical patent/JPS61267344A/ja
Publication of JPS61267344A publication Critical patent/JPS61267344A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203Particular design considerations for integrated circuits
    • H01L27/0207Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は計算機処理によるLSIチップレイアウト方式
に係)、特にチップ面積の最小化とチップ縦横比の制御
に好適なブロック配置手法に関する。
〔発明の背景〕
L8Iの設計では、論理を複数のブロックに分割し、各
ブロック単位にレイアウト設計をおこなった後、このブ
ロックをチップ上に配置しブロック間の配線経路を決定
してチップを完成する、いわゆる階層的レイアウト手法
が一般に用いられている。このとき、ブロック内のレイ
アウトは、標準セルを用いた自動配置配線プログラムに
よって、おこなわれる事が多い(例えば、プロシーディ
ング・オプ・コンファレンスアイシーシーシー、198
2年9月第415頁〜第418頁)。
一方、チップ上のブロックのレイアウトは、各ブロック
の形状、大きさがさ捷ざまであるため自動化が遅れてい
た。たとえば第1図に示すように、ブロックの寸法の不
揃いや配線領域の不均一性が原因となり、ブロック間に
斜線で表した配線に萌われずに残る領域−無効領域が生
じ、チップ面積の増大を招くという問題がある。チップ
lfi積の小さなレイアウトを得るには、必要となる配
線領域を小さくする事とブロックの寸法を揃えるという
二つの条件を考えなければならないが、この二つが互い
に関連しているため適当な配置評価基準が得にくい。
〔発明の目的〕
本発明の目的は上記問題点を解決し、計算機による自動
化に好適なLSIチップレイアウト設計手法を提供する
ことにある。
〔発明の概要〕
LSIの階層設計におけるブロックには、ROM。
几AMXP LAなどの、同一セルを格子状に配置した
ブロックと、種々のセルを列状に配置しその間を配線し
たランダム論理ブロックがある。前者は主r人手で設計
され、その寸法は固定であるが、後者のランダム論理ブ
ロックは計算機を用いた自動配置配線プログラムによっ
て数種の寸法のレイアウトが容易に得られる。第2図の
(イ)にその例を示示す。
本発明は、与えられたブロックの相対配置に対しブロッ
ク間の配線領域として必要な幅が推定されているとき、
チップ面積をできるだけ小さくするように線形計画法を
用いてランダム論理ブロックの寸法の組合わせを選ぶも
のであ6゜第2図の(ロ)にブロックの寸法を変えてチ
ップ面積を縮小した例を示す。
計算機を用いてこの処理を効率的に解くため線形計画法
を用いるが、そのため次に示す条件を線形の式で表す。
■各ブロックの寸法はそのタイプごとに候補の中から選
ぶ。
■隣接するブロック間が指定距離(配線領域として最低
限必要と推定された幅)以上間いている。
■チップの縦横比が指定範囲内にある。
チップ面積は2次関数になるがこれを線形の式で近似す
る。
〔発明の実施例〕
次に図及び式を用いて本発明の実施例を示す。
今チップを構成するブロックがN11iSilあるとす
る。
ブロックは幾つかのタイプに分かれ同じタイプのブロッ
クの寸法は同じにするものとする。条件としてタイプt
のブロックの寸法の候補5t=(1)   (1)  
     (Nt)  (Nt)((Wt、 )It 
 L”’y(Wtehj  ))が与えられているとす
る。ブロックUの幅、高さをそれぞれw、、hs 、タ
イプを書とすると、(Wm、hs ) =(Wt * 
 h t )68 t(”)  (”>     (N
 ’ ) h (Nt)S* −((Wm −ht  
)=”・、(Wt   −t   ))となる。この条
件は線形ではないが、Wi、WiをW、(+)、 、、
(+)の線形結合で表せば近似できる。
ブロックUの原点′fr:(xl y、)とする。チッ
プ周辺、左、右、下、上にそれぞれ仮想的なブロックL
、R,B、Tがあるとすると、チップの原点は(XLe
  )’l )となシ、チップの横幅は仮想ブロック几
のX座標xB、高さは仮想ブロックTのY座標yTとな
る。
ブロックの相対配置関係はこの座標値の関係で表せる。
たとえば第3図に示すようにブロックbがaの右にあっ
て、その間はd以上離さなければならないとき、これを
X a + W a + d、4< X b ト書ける
。条件としてチップの縦横比y/ X 鳳の範囲r−,
r”を与えればこの範囲の中でチップ面積X8・Ytを
線形の式で近似できる。
以上をまとめるとブロックの寸法の選択は次の線形計画
問題を解いて行える。
最小化:V7扁1−ΦXIl+)’? 条件■;(ブロック寸法選択条件) 条件■;(ブロック隣接条件) Xv−(x、+w@)≧δ、 yv tym十ha+≧gwv ただしWL =h m =X L =Y a =0条件
■;(チップ縦横比条件) r”≦yτ/ x B≦r+ 第4図にこの手法を使ってブロックの自動配置を行う処
理の例を示す。ブロックの相対配置を決める段階では、
後で無効領域が削減されることを期待できるので、配線
領域を小さくする事だけを考慮して行う事ができ、従来
のブロック内部配置に使われた手法が応用できる。
〔発明の効果〕
本発明を用いれば、従来の経験的手法では不可能であっ
た無効領域の削減が十分できるようになる。またこの手
法は計算機プログラム化しやすいのでレイアウト工数が
大幅に削減できる。
【図面の簡単な説明】
第1図は従来の手法で無効領域が残る配置の例、第2図
はブロックの寸法をうまく選ぶことによって無効領域を
削減する例、第3図はブロック寸法を選択する線形計画
法の定式化の為のチップのモデル、第4図はこの手法に
よるブロックの配置手法の流れ図を表す。 1・・・チップ、2・・・ブロック、3・・・ブロック
間配線領域、4・・・無効領域、5・・・セル、6・・
・ブロック内部配+1JI、7.8・・・ブロック、9
.10・・・チップ。 Z 1  図 Hz  図 (イタ 冨 3 図 Y4図

Claims (1)

    【特許請求の範囲】
  1.  チップを複数個のブロックに論理分割し、該ブロック
    を論理構成要素である多数のセルから構成するレイアウ
    ト方式であつて、与えられたブロックの相対配置と論理
    結線関係から、ブロック間の配線領域として最低限必要
    な幅を推定し、該ブロック間配線領域幅を確保しつつ詰
    め合わせを行つてブロックの配置を決め、ブロック間の
    配線を行つてチップのレイアウトを完成する方式におい
    て、チップ面積がなるべく小さくなるように、各ブロッ
    クレイアウトを用意された幅、高さの異なる複数個の候
    補の中から選択する方式として、ブロック間に必要な配
    線領域幅を確保する条件をブロックの座標と寸法の線形
    関係として表し、ブロックのレイアウト候補を選ぶ条件
    をそのブロックの寸法のとりうる範囲として線形条件で
    表し、チップの幅、高さの線形結合で表される目的関数
    を最小化する線形計画問題を解いて該ブロックのレイア
    ウトの組み合わせを求めることを特徴とする、LSIチ
    ップレイアウト方式。
JP60108113A 1985-05-22 1985-05-22 Lsiのチツプレイアウト方式 Pending JPS61267344A (ja)

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JP60108113A JPS61267344A (ja) 1985-05-22 1985-05-22 Lsiのチツプレイアウト方式

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JPS61267344A true JPS61267344A (ja) 1986-11-26

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0470975A (ja) * 1990-07-04 1992-03-05 Nec Corp 集積回路設計装置および方法
JP2006309748A (ja) * 2005-03-30 2006-11-09 Tokyo Univ Of Agriculture & Technology 矩形要素配置方法及び矩形要素配置装置並びに矩形要素配置用プログラム
TWI447894B (zh) * 2010-03-17 2014-08-01 Mstar Semiconductor Inc 目標功能選擇裝置及方法

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JPH0470975A (ja) * 1990-07-04 1992-03-05 Nec Corp 集積回路設計装置および方法
JP2006309748A (ja) * 2005-03-30 2006-11-09 Tokyo Univ Of Agriculture & Technology 矩形要素配置方法及び矩形要素配置装置並びに矩形要素配置用プログラム
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