JPH10326835A - Ｌｓｉレイアウト方法 - Google Patents
Ｌｓｉレイアウト方法Info
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- JPH10326835A JPH10326835A JP9153016A JP15301697A JPH10326835A JP H10326835 A JPH10326835 A JP H10326835A JP 9153016 A JP9153016 A JP 9153016A JP 15301697 A JP15301697 A JP 15301697A JP H10326835 A JPH10326835 A JP H10326835A
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- Japan
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- chip
- lsi
- chip size
- information
- wafer
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 製造コストを考慮したＬＳＩレイアウト設計
を可能にする。 【解決手段】 本発明によれば，マスク設計前に実行さ
れる，各ＬＳＩチップを配列対象としたＬＳＩレイアウ
ト段階において，所定のチップサイズに基づいて，ＬＳ
Ｉチップ以外の配列対象に関する情報を参照して，すべ
ての配列対象が１ウェハ上に配列可能であるか否かが判
断され，あるいは，１ウェハあたりのチップ取れ高や１
チップあたりの製造コストが算出されるので，設計者
は，これらの判断結果を参照しながら，限られた開発期
間内で，どの程度チップのダウンサイジングを図れば経
済的かを容易に判断できる。
を可能にする。 【解決手段】 本発明によれば，マスク設計前に実行さ
れる，各ＬＳＩチップを配列対象としたＬＳＩレイアウ
ト段階において，所定のチップサイズに基づいて，ＬＳ
Ｉチップ以外の配列対象に関する情報を参照して，すべ
ての配列対象が１ウェハ上に配列可能であるか否かが判
断され，あるいは，１ウェハあたりのチップ取れ高や１
チップあたりの製造コストが算出されるので，設計者
は，これらの判断結果を参照しながら，限られた開発期
間内で，どの程度チップのダウンサイジングを図れば経
済的かを容易に判断できる。
Description
【０００１】
【発明の属する技術分野】本発明は，ＬＳＩレイアウト
方法に係り，特にＬＳＩチップ取れ高および製造コスト
を考慮して最適なＬＳＩレイアウト設計を行うＬＳＩレ
イアウト方法に関するものである。
方法に係り，特にＬＳＩチップ取れ高および製造コスト
を考慮して最適なＬＳＩレイアウト設計を行うＬＳＩレ
イアウト方法に関するものである。
【０００２】
【従来の技術】ＬＳＩレイアウトの初期段階として，い
わゆるフロアプラン設計が行われている。このフロアプ
ラン設計は，ＬＳＩチップ面積の縮小，ＬＳＩチップの
性能改善を目的として，ＬＳＩチップの実配置配線に先
駆けて，ＬＳＩチップの概略配置を行うものである。
わゆるフロアプラン設計が行われている。このフロアプ
ラン設計は，ＬＳＩチップ面積の縮小，ＬＳＩチップの
性能改善を目的として，ＬＳＩチップの実配置配線に先
駆けて，ＬＳＩチップの概略配置を行うものである。
【０００３】ところで，従来のフロアプラン設計の基本
的な考え方は，各ＬＳＩチップのチップサイズを縮小す
れば，一枚のウェハから取れるＬＳＩチップ数も自ずと
増加するであろうことを前提としていた。ところが実際
の生産現場では，一枚のウェハ上から取れるＬＳＩチッ
プ数は，チップサイズにのみ依存しているわけではな
く，露光装置を用いてマスクパターンをウェハ上に重ね
焼きするためにウェハに形成される各種アライメントマ
ークの配置や，回路特性評価やプロセス評価のために各
チップに搭載されるテスト素子群，いわゆるＴＥＧ（Ｔ
ｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）の配置や，プロ
セスの種類など，様々な条件によって決定されるもので
ある。そのため，ただチップサイズを縮小したからとい
って，必ずしもチップの取れ高が増加するとは限らな
い。従って，ＬＳＩレイアウト設計で，せっかく，莫大
な工数を費やしてチップサイズ縮小したとしても，使用
する露光装置の制約や，各種マークやＴＥＧの配置の制
約などの理由から，最終的なチップの取れ高は変わらな
いこともあるし，かえって取れ高が減少してしまう場合
さえあり，問題となっていた。
的な考え方は，各ＬＳＩチップのチップサイズを縮小す
れば，一枚のウェハから取れるＬＳＩチップ数も自ずと
増加するであろうことを前提としていた。ところが実際
の生産現場では，一枚のウェハ上から取れるＬＳＩチッ
プ数は，チップサイズにのみ依存しているわけではな
く，露光装置を用いてマスクパターンをウェハ上に重ね
焼きするためにウェハに形成される各種アライメントマ
ークの配置や，回路特性評価やプロセス評価のために各
チップに搭載されるテスト素子群，いわゆるＴＥＧ（Ｔ
ｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）の配置や，プロ
セスの種類など，様々な条件によって決定されるもので
ある。そのため，ただチップサイズを縮小したからとい
って，必ずしもチップの取れ高が増加するとは限らな
い。従って，ＬＳＩレイアウト設計で，せっかく，莫大
な工数を費やしてチップサイズ縮小したとしても，使用
する露光装置の制約や，各種マークやＴＥＧの配置の制
約などの理由から，最終的なチップの取れ高は変わらな
いこともあるし，かえって取れ高が減少してしまう場合
さえあり，問題となっていた。
【０００４】また，従来の方法では，ＬＳＩレイアウト
が一旦終了した後に，マスク設計段階に入ってから初め
て，マスク上に各種マークやＴＥＧが配置できないこと
が判明することがある。かかる場合には，ＬＳＩレイア
ウトの変更を余儀なくされ，開発期間の増大につながる
ため問題となっていた。
が一旦終了した後に，マスク設計段階に入ってから初め
て，マスク上に各種マークやＴＥＧが配置できないこと
が判明することがある。かかる場合には，ＬＳＩレイア
ウトの変更を余儀なくされ，開発期間の増大につながる
ため問題となっていた。
【０００５】このように，従来のＬＳＩレイアウト方法
では，ＬＩＳチップ単体のみが設計対象となっており，
マスク上のチップ配列は考慮外であったため，せっかく
チップサイズを縮小しても製造コストを下げることがで
きなかったり，あるいは，ＬＳＩレイアウト終了後のマ
スク設計時にチップ配列が不能であるが判明することが
あり，問題となっていた。
では，ＬＩＳチップ単体のみが設計対象となっており，
マスク上のチップ配列は考慮外であったため，せっかく
チップサイズを縮小しても製造コストを下げることがで
きなかったり，あるいは，ＬＳＩレイアウト終了後のマ
スク設計時にチップ配列が不能であるが判明することが
あり，問題となっていた。
【０００６】
【発明が解決しようとする課題】本発明は，従来のＬＳ
Ｉレイアウト方法が有する上記問題点に鑑みてなされた
ものであり，本発明の目的は，ＬＳＩレイアウト段階
で，ウェハからのチップ取れ高や製造コストを考慮する
ことにより，どこまでＬＳＩチップ縮小化を行えば最適
であるかを判断することが可能な，新規かつ改良された
ＬＳＩレイアウト方法を提供することである。
Ｉレイアウト方法が有する上記問題点に鑑みてなされた
ものであり，本発明の目的は，ＬＳＩレイアウト段階
で，ウェハからのチップ取れ高や製造コストを考慮する
ことにより，どこまでＬＳＩチップ縮小化を行えば最適
であるかを判断することが可能な，新規かつ改良された
ＬＳＩレイアウト方法を提供することである。
【０００７】さらに本発明の別の目的は，ＬＳＩレイア
ウト段階で，ウェハ上へのチップ配列ができるかどうか
を判断し，マスク設計時のＬＳＩレイアウトの修正作業
工程を削減することができる，新規かつ改良されたＬＳ
Ｉレイアウト方法を提供することである。
ウト段階で，ウェハ上へのチップ配列ができるかどうか
を判断し，マスク設計時のＬＳＩレイアウトの修正作業
工程を削減することができる，新規かつ改良されたＬＳ
Ｉレイアウト方法を提供することである。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に，請求項１に記載の発明は，マスク設計前に実行され
る，各ＬＳＩチップを配列対象としたＬＳＩレイアウト
段階において，ＬＳＩチップ以外の配列対象に関する情
報を参照して，所定のチップサイズに基づいて，すべて
の配列対象が１ウェハ上に配列可能であるか否かを判断
する工程を含むことを特徴としている。
に，請求項１に記載の発明は，マスク設計前に実行され
る，各ＬＳＩチップを配列対象としたＬＳＩレイアウト
段階において，ＬＳＩチップ以外の配列対象に関する情
報を参照して，所定のチップサイズに基づいて，すべて
の配列対象が１ウェハ上に配列可能であるか否かを判断
する工程を含むことを特徴としている。
【０００９】かかる構成によれば，マスク設計前のＬＳ
Ｉレイアウト作業中に，現在のチップサイズ基づいて実
際にウェハ上にＬＳＩレイアウト可能かどうかの判断で
きるので，マスク設計に入った後でのＬＳＩレイアウト
修正作業を削減できる。
Ｉレイアウト作業中に，現在のチップサイズ基づいて実
際にウェハ上にＬＳＩレイアウト可能かどうかの判断で
きるので，マスク設計に入った後でのＬＳＩレイアウト
修正作業を削減できる。
【００１０】さらに，配列可能であるか判断する際に参
照されるＬＳＩチップ以外の配列対象に関する情報とし
て，請求項２に記載のように，各種マークに関する情
報，ＴＥＧ情報，ＩＯセル情報などを考慮することが好
ましい。
照されるＬＳＩチップ以外の配列対象に関する情報とし
て，請求項２に記載のように，各種マークに関する情
報，ＴＥＧ情報，ＩＯセル情報などを考慮することが好
ましい。
【００１１】また，上記課題を解決するために本発明
は，マスク設計前に実行される，各ＬＳＩチップを配列
対象としたＬＳＩレイアウト段階において，請求項３に
記載のように，所定のチップサイズに基づいて，１ウェ
ハあたりのチップ取れ高を算出する工程を実行したり，
あるいは，請求項４に記載のように，所定のチップサイ
ズに基づいて，１チップあたりの製造コストを算出する
工程を実行することが可能である。
は，マスク設計前に実行される，各ＬＳＩチップを配列
対象としたＬＳＩレイアウト段階において，請求項３に
記載のように，所定のチップサイズに基づいて，１ウェ
ハあたりのチップ取れ高を算出する工程を実行したり，
あるいは，請求項４に記載のように，所定のチップサイ
ズに基づいて，１チップあたりの製造コストを算出する
工程を実行することが可能である。
【００１２】かかる構成によれば，ＬＳＩレイアウト作
業中に，１ウェハあたりのチップ取れ高や１チップあた
りの製造コストが参照できるので，どの程度のチップサ
イズが低コスト化に最適であるかが，ＬＳＩレイアウト
作業中に判断することが可能であり，開発工程の効率化
を図ることができる。
業中に，１ウェハあたりのチップ取れ高や１チップあた
りの製造コストが参照できるので，どの程度のチップサ
イズが低コスト化に最適であるかが，ＬＳＩレイアウト
作業中に判断することが可能であり，開発工程の効率化
を図ることができる。
【００１３】なお，本発明にかかる方法において判断の
基礎となる所定のチップサイズとしては，請求項５に記
載のように，基礎データに基づいて算出された仮チップ
サイズや，あるいは，請求項６に記載のように，配置配
線後の実チップサイズを採用することが可能である。
基礎となる所定のチップサイズとしては，請求項５に記
載のように，基礎データに基づいて算出された仮チップ
サイズや，あるいは，請求項６に記載のように，配置配
線後の実チップサイズを採用することが可能である。
【００１４】さらに，請求項７に記載のように，複数の
チップサイズそれぞれについて，すべての配列対象が１
ウェハ上に配列可能であるか否かを判断したり，１ウェ
ハあたりのチップ取れ高や１チップあたりの製造コスト
を算出するように構成すれば，設計者は，いずれのチッ
プサイズが最適化どうかを容易に判断することが可能と
なる。
チップサイズそれぞれについて，すべての配列対象が１
ウェハ上に配列可能であるか否かを判断したり，１ウェ
ハあたりのチップ取れ高や１チップあたりの製造コスト
を算出するように構成すれば，設計者は，いずれのチッ
プサイズが最適化どうかを容易に判断することが可能と
なる。
【００１５】
【発明の実施の形態】以下に添付図面を参照しながら，
本発明にかかるＬＳＩレイアウト方法の好適な実施形態
について詳細に説明する。
本発明にかかるＬＳＩレイアウト方法の好適な実施形態
について詳細に説明する。
【００１６】まず図１を参照しながら，本発明にかかる
ＬＳＩレイアウト方法を実行するためのフロアプラン用
ＣＡＤ装置１００の概略構成について説明すると，制御
装置１０２は，設計者の指示に従い，所定の処理手順フ
ローに応じて，各種データベース１０４，１０６ａ，１
０６ｂ，１０６ｃ，…，１０８から必要な情報を引き出
して，必要な演算処理を施して，ＣＲＴなどの表示装置
１１０にＬＳＩレイアウトその他の必要情報，たとえば
１ウェハあたりのチップ取れ高や１チップあたりの製造
コストを表示して，設計者に報告する。そして，設計者
は，表示装置１１０に表示されたレイアウトその他の情
報を参照しながら，次の作業工程に進む。なお，ここで
言及した構成要素は，フロアプラン用ＣＡＤ装置の最も
基本的な構成要素に過ぎず，実際の装置を構築するにあ
たっては，これら以外にも各種周辺的な装置類を付加す
ることが可能であることは言うまでもない。
ＬＳＩレイアウト方法を実行するためのフロアプラン用
ＣＡＤ装置１００の概略構成について説明すると，制御
装置１０２は，設計者の指示に従い，所定の処理手順フ
ローに応じて，各種データベース１０４，１０６ａ，１
０６ｂ，１０６ｃ，…，１０８から必要な情報を引き出
して，必要な演算処理を施して，ＣＲＴなどの表示装置
１１０にＬＳＩレイアウトその他の必要情報，たとえば
１ウェハあたりのチップ取れ高や１チップあたりの製造
コストを表示して，設計者に報告する。そして，設計者
は，表示装置１１０に表示されたレイアウトその他の情
報を参照しながら，次の作業工程に進む。なお，ここで
言及した構成要素は，フロアプラン用ＣＡＤ装置の最も
基本的な構成要素に過ぎず，実際の装置を構築するにあ
たっては，これら以外にも各種周辺的な装置類を付加す
ることが可能であることは言うまでもない。
【００１７】ＬＳＩレイアウト時に，設計者が参照する
上記データベース１０４，１０６ａ〜１０６ｃ，１０８
としては，たとえば，ＬＳＩレイアウトに必要な各種設
計素材に関するデータが格納された設計基礎情報データ
ベース１０４，実際にＬＳＩを製造する際の各種プロセ
ス条件に関するデータが格納されたプロセス情報データ
ベース１０６ａ，リソグラフィ工程において露光装置が
参照する各種アライメントマークなどに関する情報が格
納されたマーク情報データベース１０６ｂ，回路特性評
価やプロセス特性評価のための各種ＴＥＧに関する情報
が格納されたＴＥＧ情報データベース１０６ｃ，さらに
製造コストに関する情報が格納された製造コスト情報デ
ータベース１０８などがある。なお，ここに挙げたデー
タベースはほんの一例に過ぎず，実際の設計にあたって
は，これ以外に各種データベース，たとえば露光装置情
報などを参照し得ることは言うまでもない。
上記データベース１０４，１０６ａ〜１０６ｃ，１０８
としては，たとえば，ＬＳＩレイアウトに必要な各種設
計素材に関するデータが格納された設計基礎情報データ
ベース１０４，実際にＬＳＩを製造する際の各種プロセ
ス条件に関するデータが格納されたプロセス情報データ
ベース１０６ａ，リソグラフィ工程において露光装置が
参照する各種アライメントマークなどに関する情報が格
納されたマーク情報データベース１０６ｂ，回路特性評
価やプロセス特性評価のための各種ＴＥＧに関する情報
が格納されたＴＥＧ情報データベース１０６ｃ，さらに
製造コストに関する情報が格納された製造コスト情報デ
ータベース１０８などがある。なお，ここに挙げたデー
タベースはほんの一例に過ぎず，実際の設計にあたって
は，これ以外に各種データベース，たとえば露光装置情
報などを参照し得ることは言うまでもない。
【００１８】（第１の実施形態）次に，図２を参照しな
がら，図１に示すＣＡＤ装置を用いて，ＬＳＩフロアプ
ラン設計段階で，１ウェハあたりのチップ取れ高および
１チップあたりの製造コストを算出し，それらを参照し
ながらフロアプラン設計を行う第１の実施形態について
説明する。
がら，図１に示すＣＡＤ装置を用いて，ＬＳＩフロアプ
ラン設計段階で，１ウェハあたりのチップ取れ高および
１チップあたりの製造コストを算出し，それらを参照し
ながらフロアプラン設計を行う第１の実施形態について
説明する。
【００１９】まず，フロアプラン作業用のＣＡＤ装置を
起動し（ステップＳ１０１），そのＣＡＤ装置が予め持
っている設計基礎情報データベース１０４からフロアプ
ラン時の仮チップサイズを抽出する（ステップＳ１０
２）。この仮チップサイズに対して，各データベース１
０６ａ，１０６ｂ，１０６ｃ，… からデータベース化
されたプロセス情報，マーク情報，ＴＥＧ情報などを参
照して，実際のＬＳＩチップ製造時と同じ状態，すなわ
ちＬＳＩチップ単体のみならず，各種マーク，ＴＥＧな
どが実際にウェハ上に配列された場合のシミュレーショ
ンを実行する（ステップＳ１０３）。
起動し（ステップＳ１０１），そのＣＡＤ装置が予め持
っている設計基礎情報データベース１０４からフロアプ
ラン時の仮チップサイズを抽出する（ステップＳ１０
２）。この仮チップサイズに対して，各データベース１
０６ａ，１０６ｂ，１０６ｃ，… からデータベース化
されたプロセス情報，マーク情報，ＴＥＧ情報などを参
照して，実際のＬＳＩチップ製造時と同じ状態，すなわ
ちＬＳＩチップ単体のみならず，各種マーク，ＴＥＧな
どが実際にウェハ上に配列された場合のシミュレーショ
ンを実行する（ステップＳ１０３）。
【００２０】次いで，制御装置１０２は，設計者が指定
した条件で，チップ，各種マーク，ＴＥＧなどのすべて
の構成要素が実際にウェハ上に配列可能であるか否かを
判断する（ステップＳ１０４）。そして，すべての構成
要素をウェハ上に配列することが不可能であると判断さ
れた場合には，制御装置１０２は，設計者に指定された
条件では配列不可能であることを表示装置１１０により
報告し，ステップＳ１０１に戻る。この報告を受けて，
設計者は，設計指定条件を変更して，新しい指定条件で
すべての構成要素がウェハ上に配列することが可能であ
るかどうかシミュレーションする。
した条件で，チップ，各種マーク，ＴＥＧなどのすべて
の構成要素が実際にウェハ上に配列可能であるか否かを
判断する（ステップＳ１０４）。そして，すべての構成
要素をウェハ上に配列することが不可能であると判断さ
れた場合には，制御装置１０２は，設計者に指定された
条件では配列不可能であることを表示装置１１０により
報告し，ステップＳ１０１に戻る。この報告を受けて，
設計者は，設計指定条件を変更して，新しい指定条件で
すべての構成要素がウェハ上に配列することが可能であ
るかどうかシミュレーションする。
【００２１】これに対して，ステップＳ１０４におい
て，チップ，各種マーク，ＴＥＧなどのすべての構成要
素が実際にウェハ上に配列可能であると判断された場合
には，制御装置１０２は，ウェハ上に配列されたＬＳＩ
チップの数から１ウェハあたりのチップ取れ高を算出す
る（ステップＳ１０５）。さらに，制御装置１０２は，
製造コスト情報データベース１０８から必要な製造コス
ト情報を参照して，現在の設定条件による製造コストを
算出し（ステップＳ１０６），さらには，１チップあた
りの製造コストも求める（ステップＳ１０７）。このよ
うにして求められた１ウェハあたりのチップ取れ高や１
チップあたりの製造コストに関する情報は，表示装置１
０２により設計者に報告される（ステップＳ１０８）。
そして，設計者は，上記シミュレーションから製造コス
ト上十分に許容できる結果が得られた場合には，ＬＳＩ
フロアプラン設計を終了する。しかし，製造コスト上許
容可能な結果を得られなかった場合には，ステップＳ１
０１に戻り，各種設計条件を変更して，再度配列シミュ
レーションを実行する。
て，チップ，各種マーク，ＴＥＧなどのすべての構成要
素が実際にウェハ上に配列可能であると判断された場合
には，制御装置１０２は，ウェハ上に配列されたＬＳＩ
チップの数から１ウェハあたりのチップ取れ高を算出す
る（ステップＳ１０５）。さらに，制御装置１０２は，
製造コスト情報データベース１０８から必要な製造コス
ト情報を参照して，現在の設定条件による製造コストを
算出し（ステップＳ１０６），さらには，１チップあた
りの製造コストも求める（ステップＳ１０７）。このよ
うにして求められた１ウェハあたりのチップ取れ高や１
チップあたりの製造コストに関する情報は，表示装置１
０２により設計者に報告される（ステップＳ１０８）。
そして，設計者は，上記シミュレーションから製造コス
ト上十分に許容できる結果が得られた場合には，ＬＳＩ
フロアプラン設計を終了する。しかし，製造コスト上許
容可能な結果を得られなかった場合には，ステップＳ１
０１に戻り，各種設計条件を変更して，再度配列シミュ
レーションを実行する。
【００２２】以上説明したように，本発明の第１の実施
形態にかかるＬＳＩレイアウト方法によれば，設計者
は，マスク設計前のＬＳＩレイアウト作業中に，現在の
チップ設計による，１ウェハあたりのチップ取れ高，お
よび１チップあたりの製造コストを，実質的にリアルタ
イムに把握することができる。したがって，設計者は，
製造コストをも考慮した上で，どの程度のチップのダウ
ンサイジングを行えば効率的かを容易に判断できる。
形態にかかるＬＳＩレイアウト方法によれば，設計者
は，マスク設計前のＬＳＩレイアウト作業中に，現在の
チップ設計による，１ウェハあたりのチップ取れ高，お
よび１チップあたりの製造コストを，実質的にリアルタ
イムに把握することができる。したがって，設計者は，
製造コストをも考慮した上で，どの程度のチップのダウ
ンサイジングを行えば効率的かを容易に判断できる。
【００２３】（第２の実施形態）次に，図３を参照しな
がら，図１に示すＣＡＤ装置を用いて，フロアプラン設
計段階においてチップサイズが変更された場合の１ウェ
ハあたりのチップ取れ高，および１チップあたりの製造
コストを算出し，その結果を参考にしてフロアプラン設
計を行う方法について説明する。
がら，図１に示すＣＡＤ装置を用いて，フロアプラン設
計段階においてチップサイズが変更された場合の１ウェ
ハあたりのチップ取れ高，および１チップあたりの製造
コストを算出し，その結果を参考にしてフロアプラン設
計を行う方法について説明する。
【００２４】まず，フロアプラン作業用のＣＡＤ装置を
起動し（ステップＳ２０１），そのＣＡＤ装置が予め持
っている設計基礎情報データベース１０４からフロアプ
ラン時の仮チップサイズを抽出する（ステップＳ２０
２）。次いで，制御装置１０２は，この仮チップサイズ
に対し各データベース１０６ａ，１０６ｂ，１０６ｃ，
…から，データベース化されたプロセス情報，マーク情
報，ＴＥＧ情報などを参照して，実際のＬＳＩチップ製
造時と同じ状態，すなわちＬＳＩチップ単体のみなら
ず，各種マーク，ＴＥＧなどが実際にウェハ上に配列さ
れた場合のシミュレーションを実行する（ステップＳ２
０３）。
起動し（ステップＳ２０１），そのＣＡＤ装置が予め持
っている設計基礎情報データベース１０４からフロアプ
ラン時の仮チップサイズを抽出する（ステップＳ２０
２）。次いで，制御装置１０２は，この仮チップサイズ
に対し各データベース１０６ａ，１０６ｂ，１０６ｃ，
…から，データベース化されたプロセス情報，マーク情
報，ＴＥＧ情報などを参照して，実際のＬＳＩチップ製
造時と同じ状態，すなわちＬＳＩチップ単体のみなら
ず，各種マーク，ＴＥＧなどが実際にウェハ上に配列さ
れた場合のシミュレーションを実行する（ステップＳ２
０３）。
【００２５】次いで，制御装置１０２は，設計者が指定
した条件で，チップ，各種マーク，ＴＥＧなどの全ての
要素が実際にウェハ上に配列可能であるか否かを判断す
る（ステップＳ２０４）。そして，全ての要素をウェハ
上に配列することが不可能であると判断されるチップサ
イズについては，チップ取れ高および，製造コストは算
出せず，チップサイズの変更処理（ステップＳ２０８）
へスキップする。
した条件で，チップ，各種マーク，ＴＥＧなどの全ての
要素が実際にウェハ上に配列可能であるか否かを判断す
る（ステップＳ２０４）。そして，全ての要素をウェハ
上に配列することが不可能であると判断されるチップサ
イズについては，チップ取れ高および，製造コストは算
出せず，チップサイズの変更処理（ステップＳ２０８）
へスキップする。
【００２６】これに対して，ステップＳ２０４におい
て，チップ，各種マーク，ＴＥＧなどの全ての要素が実
際にウェハ上に配列可能であると判断されたチップサイ
ズについては，制御装置１０２は，１ウェハ当たりのチ
ップ取れ高を算出する（ステップＳ２０５）。さらに，
制御装置１０２は，製造コスト情報データベース１０８
から必要な製造コスト情報を参照して，現在の設定条件
による製造コストを算出し（ステップＳ２０６），さら
に１チップ当たりの製造コストも求める（ステップＳ２
０７）。
て，チップ，各種マーク，ＴＥＧなどの全ての要素が実
際にウェハ上に配列可能であると判断されたチップサイ
ズについては，制御装置１０２は，１ウェハ当たりのチ
ップ取れ高を算出する（ステップＳ２０５）。さらに，
制御装置１０２は，製造コスト情報データベース１０８
から必要な製造コスト情報を参照して，現在の設定条件
による製造コストを算出し（ステップＳ２０６），さら
に１チップ当たりの製造コストも求める（ステップＳ２
０７）。
【００２７】次いで，制御装置１０２は設計者が指定し
た条件によって，チップサイズの変更を行なう（ステッ
プＳ２０８）。チップサイズの変更に当たっては，例え
ば，（ａ）横方向一定，（ｂ）縦方向一定，（ｃ）面積
一定，（ｄ）縦横比一定で変化させることが可能であ
る。
た条件によって，チップサイズの変更を行なう（ステッ
プＳ２０８）。チップサイズの変更に当たっては，例え
ば，（ａ）横方向一定，（ｂ）縦方向一定，（ｃ）面積
一定，（ｄ）縦横比一定で変化させることが可能であ
る。
【００２８】変更されたチップサイズに対し，設計者が
指定する許容されるチップサイズの範囲内であるかを判
別する（ステップＳ２１０）。変更されたチップサイズ
が許容チップサイズの範囲外であると判断された場合に
は，それまでに算出された各チップサイズに対する１ウ
ェハ当たりのチップ取れ高や１チップ当たりの製造コス
トに関する情報を表示装置１１０によって設計者に報告
される（ステップＳ２１１）。許容チップサイズ内であ
る場合には，変更されたチップサイズに対して，ステッ
プＳ２０３からステップＳ２０８までの処理を，許容チ
ップサイズの範囲外となるまで繰り返し行なう。設計者
は得られた値から最適なチップサイズを選択し，ＬＳＩ
フロアプランを終了する。
指定する許容されるチップサイズの範囲内であるかを判
別する（ステップＳ２１０）。変更されたチップサイズ
が許容チップサイズの範囲外であると判断された場合に
は，それまでに算出された各チップサイズに対する１ウ
ェハ当たりのチップ取れ高や１チップ当たりの製造コス
トに関する情報を表示装置１１０によって設計者に報告
される（ステップＳ２１１）。許容チップサイズ内であ
る場合には，変更されたチップサイズに対して，ステッ
プＳ２０３からステップＳ２０８までの処理を，許容チ
ップサイズの範囲外となるまで繰り返し行なう。設計者
は得られた値から最適なチップサイズを選択し，ＬＳＩ
フロアプランを終了する。
【００２９】以上のように，本発明の第２の実施形態に
よれば，フロアプラン設計段階において，チップサイズ
に変更を加え，各チップサイズについて，１ウェハあた
りのチップ取れ高および１チップあたりの製造コストが
シミュレートされ，その結果が示されるので，設計者
は，容易に最適なチップサイズを選択できる。
よれば，フロアプラン設計段階において，チップサイズ
に変更を加え，各チップサイズについて，１ウェハあた
りのチップ取れ高および１チップあたりの製造コストが
シミュレートされ，その結果が示されるので，設計者
は，容易に最適なチップサイズを選択できる。
【００３０】（第３の実施形態）次に，図４を参照しな
がら，本発明の第３の実施形態にかかるＬＳＩレイアウ
ト方法について説明する。この実施形態は，ＩＯセルを
含めた配置配線後に，目標とするチップ取れ高を満足し
ているかを検証する方法である。
がら，本発明の第３の実施形態にかかるＬＳＩレイアウ
ト方法について説明する。この実施形態は，ＩＯセルを
含めた配置配線後に，目標とするチップ取れ高を満足し
ているかを検証する方法である。
【００３１】まず，フロアプラン作業用のＣＡＤ装置を
起動し（ステップＳ３０１），そのＣＡＤ装置が予め持
っている設計基礎情報データベース１０４に基づいて，
配置配線後の実チップサイズを抽出する（ステップＳ３
０２）。次いで，この実チップサイズに対して，各デー
タベース１０６ａ，１０６ｂ，１０６ｃ，… からデー
タベース化されたプロセス情報，マーク情報，ＴＥＧ情
報などを参照して，実際のＬＳＩチップ製造時と同じ状
態，すなわちＬＳＩチップ単体のみならず，各種マー
ク，ＴＥＧなどが実際にウェハ上に配列された場合のシ
ミュレーションを実行する（ステップＳ３０３）。
起動し（ステップＳ３０１），そのＣＡＤ装置が予め持
っている設計基礎情報データベース１０４に基づいて，
配置配線後の実チップサイズを抽出する（ステップＳ３
０２）。次いで，この実チップサイズに対して，各デー
タベース１０６ａ，１０６ｂ，１０６ｃ，… からデー
タベース化されたプロセス情報，マーク情報，ＴＥＧ情
報などを参照して，実際のＬＳＩチップ製造時と同じ状
態，すなわちＬＳＩチップ単体のみならず，各種マー
ク，ＴＥＧなどが実際にウェハ上に配列された場合のシ
ミュレーションを実行する（ステップＳ３０３）。
【００３２】次いで，制御装置１０２は，設計者が指定
した条件で，チップ，各種マーク，ＴＥＧなどのすべて
の要素が実際にウェハ上に配列可能であるか否かを判断
する（ステップＳ３０４）。そして，すべての要素をウ
ェハ上に配列することが不可能であると判断された場合
には，制御装置１０２は，設計者に指定された条件では
配列不可能であることを表示装置１００により報告し，
ステップＳ３０１に戻る。この報告を受けて，設計者
は，設計指定条件を変更して，新しい指定条件ですべて
の要素がウェハ上に配列することが可能であるかどうか
シミュレーションする。
した条件で，チップ，各種マーク，ＴＥＧなどのすべて
の要素が実際にウェハ上に配列可能であるか否かを判断
する（ステップＳ３０４）。そして，すべての要素をウ
ェハ上に配列することが不可能であると判断された場合
には，制御装置１０２は，設計者に指定された条件では
配列不可能であることを表示装置１００により報告し，
ステップＳ３０１に戻る。この報告を受けて，設計者
は，設計指定条件を変更して，新しい指定条件ですべて
の要素がウェハ上に配列することが可能であるかどうか
シミュレーションする。
【００３３】これに対して，ステップＳ３０４におい
て，チップ，各種マーク，ＴＥＧなどのすべての要素が
実際にウェハ上に配列可能であると判断された場合に
は，制御装置１０２は，ウェハ上に配列されたＬＳＩチ
ップの数から１ウェハあたりのチップ取れ高を算出する
（ステップＳ３０５）。さらに，制御装置１０２は，製
造コスト情報データベース１０８から必要な製造コスト
情報を参照して，現在の設定条件による製造コストを算
出し（ステップＳ３０６），さらに１チップあたりの製
造コストも求める（ステップＳ３０７）。このようにし
て求められた１ウェハあたりのチップ取れ高や１チップ
あたりの製造コストに関する情報は，表示装置１０２に
より設計者に報告される（ステップＳ３０８）。そし
て，設計者は，許容可能な結果を得られた場合には，Ｌ
ＳＩフロアプラン設計を終了する。しかし，許容可能な
結果を得られなかった場合には，ステップＳ３０１に戻
り，各種設計条件を変更して，再度配列シミュレーショ
ンを実行する。
て，チップ，各種マーク，ＴＥＧなどのすべての要素が
実際にウェハ上に配列可能であると判断された場合に
は，制御装置１０２は，ウェハ上に配列されたＬＳＩチ
ップの数から１ウェハあたりのチップ取れ高を算出する
（ステップＳ３０５）。さらに，制御装置１０２は，製
造コスト情報データベース１０８から必要な製造コスト
情報を参照して，現在の設定条件による製造コストを算
出し（ステップＳ３０６），さらに１チップあたりの製
造コストも求める（ステップＳ３０７）。このようにし
て求められた１ウェハあたりのチップ取れ高や１チップ
あたりの製造コストに関する情報は，表示装置１０２に
より設計者に報告される（ステップＳ３０８）。そし
て，設計者は，許容可能な結果を得られた場合には，Ｌ
ＳＩフロアプラン設計を終了する。しかし，許容可能な
結果を得られなかった場合には，ステップＳ３０１に戻
り，各種設計条件を変更して，再度配列シミュレーショ
ンを実行する。
【００３４】以上説明したように，本発明の第３の実施
形態にかかるＬＳＩレイアウト方法によれば，設計者
は，ＬＳＩレイアウト作業において，ＩＯセルを含めた
配置配線後であっても，現在の実チップ寸法に応じた，
ウェハ上チップ配列可能性，１ウェハあたりのチップ取
れ高，および１チップあたりの製造コストを，リアルタ
イムに把握することができる。
形態にかかるＬＳＩレイアウト方法によれば，設計者
は，ＬＳＩレイアウト作業において，ＩＯセルを含めた
配置配線後であっても，現在の実チップ寸法に応じた，
ウェハ上チップ配列可能性，１ウェハあたりのチップ取
れ高，および１チップあたりの製造コストを，リアルタ
イムに把握することができる。
【００３５】以上，添付図面を参照しながら，本発明に
かかるＬＳＩチップレイアウト方法のいくつかの実施形
態について説明したが，本発明はかかる例に限定されな
い。当業者であれば，特許請求の範囲に記載された技術
的思想の範疇内において，各種の変更例または修正例に
想到しうることは明らかであり，それらについても当然
に本発明の技術的範囲に含まれることは言うまでもな
い。
かかるＬＳＩチップレイアウト方法のいくつかの実施形
態について説明したが，本発明はかかる例に限定されな
い。当業者であれば，特許請求の範囲に記載された技術
的思想の範疇内において，各種の変更例または修正例に
想到しうることは明らかであり，それらについても当然
に本発明の技術的範囲に含まれることは言うまでもな
い。
【００３６】
【発明の効果】以上説明したように，本発明によれば，
ＬＳＩレイアウト作業中に，現在のチップサイズで，ウ
ェハ上に各種マーク，ＴＥＧなどを含めてチップ配列が
可能であるかを判断できるため，マスク設計に入った後
でのＬＳＩレイアウトの修正作業が削減できる。
ＬＳＩレイアウト作業中に，現在のチップサイズで，ウ
ェハ上に各種マーク，ＴＥＧなどを含めてチップ配列が
可能であるかを判断できるため，マスク設計に入った後
でのＬＳＩレイアウトの修正作業が削減できる。
【００３７】さらに，本発明によれば，ＬＳＩレイアウ
ト作業中に，現在のチップサイズで，１ウェハからのチ
ップ取れ高，および１チップあたりの製造コスト情報を
得ることができる。これにより，開発期間との関係か
ら，どこまで，ＬＳＩチップのダウンサイジングを行え
ば最適であるかが判断でき，低コスト化を意識したＬＳ
Ｉレイアウト設計が可能となる。
ト作業中に，現在のチップサイズで，１ウェハからのチ
ップ取れ高，および１チップあたりの製造コスト情報を
得ることができる。これにより，開発期間との関係か
ら，どこまで，ＬＳＩチップのダウンサイジングを行え
ば最適であるかが判断でき，低コスト化を意識したＬＳ
Ｉレイアウト設計が可能となる。
【図１】本発明にかかるＬＳＩレイアウト方法を適用可
能なＣＡＤ装置の概略構成を示すブロック図である。
能なＣＡＤ装置の概略構成を示すブロック図である。
【図２】本発明の第１の実施形態にかかるＬＳＩレイア
ウト方法の実行手順を示すフローチャートである。
ウト方法の実行手順を示すフローチャートである。
【図３】本発明の第２の実施形態にかかるＬＳＩレイア
ウト方法の実行手順を示すフローチャートである。
ウト方法の実行手順を示すフローチャートである。
【図４】本発明の第３の実施形態にかかるＬＳＩレイア
ウト方法の実行手順を示すフローチャートである。
ウト方法の実行手順を示すフローチャートである。
１００ ＬＳＩレイアウト用ＣＡＤ装置 １０２ 制御装置 １０４ 設計基礎情報データベース １０６ａ プロセス情報データベース １０６ｂ マーク情報データベース １０６ｃ ＴＥＧ情報データベース １０８ 製造コスト情報データベース １１０ 表示装置
Claims (7)
- 【請求項１】 マスク設計前に実行される，各ＬＳＩチ
ップを配列対象としたＬＳＩレイアウト段階において，
ＬＳＩチップ以外の配列対象に関する情報を参照して，
所定のチップサイズに基づいて，すべての配列対象が１
ウェハ上に配列可能であるか否かを判断する工程を含む
ことを特徴とする，ＬＳＩレイアウト方法。 - 【請求項２】 前記ＬＳＩチップ以外の配列対象に関す
る情報は，各種マークに関する情報，又はＴＥＧ情報，
又はＩＯセル情報を含むことを特徴とする，請求項１に
記載のＬＳＩレイアウト方法。 - 【請求項３】 マスク設計前に実行される，各ＬＳＩチ
ップを配列対象としたＬＳＩレイアウト段階において，
所定のチップサイズに基づいて，１ウェハあたりのチッ
プ取れ高を算出する工程を含むことを特徴とする，ＬＳ
Ｉレイアウト方法。 - 【請求項４】 マスク設計前に実行される，各ＬＳＩチ
ップを配列対象としたＬＳＩレイアウト段階において，
所定のチップサイズに基づいて，１チップあたりの製造
コストを算出する工程を含むことを特徴とする，ＬＳＩ
レイアウト方法。 - 【請求項５】 前記所定のチップサイズは，基礎データ
に基づいて算出された仮チップサイズであることを特徴
とする，請求項１，２，３または４のいずれかに記載の
ＬＳＩレイアウト方法。 - 【請求項６】 前記所定のチップサイズは，配置配線後
の実チップサイズであることを特徴とする，請求項１，
２，３または４のいずれかに記載のＬＳＩレイアウト方
法。 - 【請求項７】 前記所定のチップサイズは，複数のチッ
プサイズを含むことを特徴とする，請求項１，２，３ま
たは４のいずれかに記載のＬＳＩレイアウト方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9153016A JPH10326835A (ja) | 1997-05-26 | 1997-05-26 | Ｌｓｉレイアウト方法 |
| US09/072,749 US6442731B2 (en) | 1997-05-26 | 1998-05-06 | Interactive method of optimum LSI layout including considering LSI chip size, test element groups, and alignment marks |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9153016A JPH10326835A (ja) | 1997-05-26 | 1997-05-26 | Ｌｓｉレイアウト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10326835A true JPH10326835A (ja) | 1998-12-08 |
Family
ID=15553130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9153016A Withdrawn JPH10326835A (ja) | 1997-05-26 | 1997-05-26 | Ｌｓｉレイアウト方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6442731B2 (ja) |
| JP (1) | JPH10326835A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003016127A (ja) * | 2001-07-02 | 2003-01-17 | Mitsubishi Electric Corp | Ｌｓｉチップの最適サイズ決定方法およびその装置 |
| JP2003263466A (ja) * | 2002-03-08 | 2003-09-19 | Umc Japan | 電子系ｃａｄ装置及びそのレイアウトデータ作製方法、コンピュータプログラム |
| US6826738B2 (en) * | 2002-05-10 | 2004-11-30 | Pdf Solutions, Inc. | Optimization of die placement on wafers |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4918614A (en) * | 1987-06-02 | 1990-04-17 | Lsi Logic Corporation | Hierarchical floorplanner |
| US5504431A (en) * | 1991-12-09 | 1996-04-02 | Matsushita Electric Industrial Co., Ltd. | Device for and method of evaluating semiconductor integrated circuit |
| US5532934A (en) * | 1992-07-17 | 1996-07-02 | Lsi Logic Corporation | Floorplanning technique using multi-partitioning based on a partition cost factor for non-square shaped partitions |
| JP3889091B2 (ja) * | 1996-09-03 | 2007-03-07 | 三菱電機株式会社 | 半導体開発情報統合装置 |
-
1997
- 1997-05-26 JP JP9153016A patent/JPH10326835A/ja not_active Withdrawn
-
1998
- 1998-05-06 US US09/072,749 patent/US6442731B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20020004928A1 (en) | 2002-01-10 |
| US6442731B2 (en) | 2002-08-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040803 |