JP3034907B2 - 自動フロアプラン装置及び方法 - Google Patents

自動フロアプラン装置及び方法

Info

Publication number
JP3034907B2
JP3034907B2 JP2120034A JP12003490A JP3034907B2 JP 3034907 B2 JP3034907 B2 JP 3034907B2 JP 2120034 A JP2120034 A JP 2120034A JP 12003490 A JP12003490 A JP 12003490A JP 3034907 B2 JP3034907 B2 JP 3034907B2
Authority
JP
Japan
Prior art keywords
force
area
evaluation value
floor plan
automatic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2120034A
Other languages
English (en)
Other versions
JPH0417070A (ja
Inventor
真佐子 室伏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2120034A priority Critical patent/JP3034907B2/ja
Publication of JPH0417070A publication Critical patent/JPH0417070A/ja
Application granted granted Critical
Publication of JP3034907B2 publication Critical patent/JP3034907B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Design And Manufacture Of Integrated Circuits (AREA)

Description

【発明の詳細な説明】 [発明の目的] (産業上の利用分野) この発明は、スタンダードセル、ゲートアレイ方式な
どの半導体集積回路の設計自動化に使用する自動フロア
プランに関する。
(従来の技術) 半導体集積回路(以下、LSIと称する)の設計段階は
通常、第5図に示すようになっている。つまり、システ
ム設計S1に次いで、電子回路を組む論理設計S2、そして
論理設計に基づくLSIチップ上のレイアウト設計S3、レ
イアウトおよび設計の検証S4、サンプルの作成S5という
手順で行われている。
そして、フロアプランはレイアウト設計S3において、
自動配置・配線の前に行われ、例えば半導体チップ上で
種々の回路要素をどのように配置すれば均一な密度で並
べられるかを考えることである。その他、タイミングの
厳しい信号の配線長を短かくしたり、又はチップ全体を
小さくするために施されることもある。
第6図にLSIの一例を示してあるが、フロアプランで
は一般に、このようなLSIにおいて電源線21をチップ22
内の各セル23にどのように供給するか、入出力用セル24
をチップ22の周上にどのような順番で並べるか、RAMやR
OMなどの比較的大きい領域を持つ既設計のブロック25を
チップ22のどこに配置するか、さらに特定の機能を持っ
たセル23のまとまりをどこに配置するかなど、チップ22
の概略構成を決定する。
特にセル23の一まとまりをどのような形状のどこにあ
る領域の中に配置するかについてのフロアプランは、フ
ロアプラン以降の処理である配置・配線に多大な影響を
及ぼし、チップ22内の素子の集積度、チップ22内領域の
効率的な利用や設計時間の短縮に大きく関係してくるの
で重要である。
自動フロアプランでは、セル23の一まとまりを配置す
る配置可能領域(以下、単に領域という)を、領域修正
手段によって微小移動させながら処理を実行している。
領域修正手段の一つに力学的手法(Force directed met
hod)があり、これはある評価値が小さくなる方向に領
域に力が働いていると考え、その力の方向に徐々に領域
を微小移動させていく最適化方法である。評価値として
は一般に仮想配線長を考え、これが最少となるように領
域の移動を行っている。(参考文献[1],[2],
[3]を参照) この力学的手法はアルゴリズムが比較的簡単であり、
設計者のプランを初期値とすることができ、さらに自動
的に生成した領域を設計者が改善しやすい利点がある。
従来の力学的手法では、仮想配線長は領域の中心間の
距離を用いて算出されていた。この方法は、自動配置の
ようにチップ22面積に対してセル23面積の縮尺が小さい
場合(具体的には、1/数百〜1/数万)には問題ない。し
かしながら、フロアプランではチップ22面積に対して領
域の面積比が比較的大きい(具体的には、1/数個〜1/数
十)ため、領域の中心間の距離が大きくなり、配線長の
予測が不正確になる。
また、従来の力学的手法では、仮想配線長を最小化す
るために領域の移動のみが行われ、変形はなされていな
かった。例えば、第7図(A)では領域26,27が重なっ
ている。このような状態のとき、領域26の配線28方向
(図中、左右方向)に加わる移動の力がつりあい、総和
が0になると一応の自動フロアプランが終了してしま
う。但し、仮想配線長最小化とは目的が異なる変形処理
を積極的に組み込めば、第7図(B)で示すように領域
26を変形させることはできる。この処理により、仮想配
線長をさらに短くすることは可能である。
従来の力学的手法では、仮想配線長最小化の力は、仮
想配線長の評価値を、x方向、y方向にそれぞれ微分し
たものとして与えられ、力そのものは領域の中心に加わ
っていると考えている。この考えは、領域が面積を持た
ない一点と仮定し、仮想配線長最小化の問題を簡素化し
て解こうとするものである。
参考文献 [1]N.R.QUINN,Jr.and M.A.Breuer.Jun.1979.Aforce
directed component placement procedure for printed
circuit boads,“IEEE Trans Circuits Syst.,CAS−2
6. [2]小野寺秀俊,栗原俊彦,田丸啓吉.1986.“力学モ
デルに基づくブロック配置手法,"信学技報CAS86−194. [3]野村潔,金子峰男,小野田真穂樹.1987.“可変形
状ブロックを許容するLSIの最小面積配置手法,"信学技
報cas87−236. (発明が解決しようとする課題) このように、従来の自動フロアプランでは、仮想配線
長の評価値を領域の中心間の距離を基に算出し、また、
仮想配線長最小化の力が領域の中心に加わるものとされ
ていた。さらに、仮想配線長最小化を目的とした領域の
変形が行われていなかった。このような結果、仮想配線
長最小化が充分に行われず、また実配線長の予測精度が
悪かった。
そこでこの発明は、このような従来の事情に鑑みてな
されたものであり、その目的とするところは、仮想配線
長を領域間の最短距離から求め、仮想配線長最小化の力
を領域の各辺に加わるものとし、また、領域を変形させ
る力を定義することにより、実配線長の予測精度を向上
させ、仮想配線長最小化を充分に行うことができる自動
フロアプランを提供することにある。
[発明の構成] (課題を解決するための手段) 上記目的を達成させるため、この発明による自動フロ
アプラン装置は、半導体集積回路の回路要素を配置する
為に、複数の配置可能領域を計算機を用いて自動的にチ
ップ上に位置決めする自動フロアプラン装置であって、
仮想配線長最小化の評価を表す所定の評価値が小さくな
るよう、配置可能領域の微小変形を行うことを特徴とす
る。
(作用) 以上のような構成により、この発明は、領域を微小変
形させることにより、領域に接続される配線の仮想配線
長が所定の評価値以下になるようにしている。
(実施例) 以下、この発明の実施例を図に基づいて詳説する。
第1図は、この発明の自動フロアプランの一実施例を
行うための構成を示すブロック図である。
同図に示すように、この発明の自動フロアプランは、
データ入力部1、初期配置演算部3、領域移動修正部
5、領域変形修正部7、移動力/変形力評価部9、およ
びデータ出力部11によってなされている。
データ入力部1は、配置可能領域(以下、単に領域と
略す。)間あるいは領域とI/0端子間の接続関係、領域
の面積、チップ面積、セル面積、その他の回路要素の形
状や大きさを表わすデータなど、必要なデータを入力す
るところである。
初期配置演算部3は、領域の初期配置を演算するとこ
ろであり、設計者からの初期的なプランの入力がないと
きに領域をチップ内にランダムに配置するものである。
領域移動修正部5は、仮想配線長最小化の移動の力を
力学的手法を用いて算出し、この力が最小となる方向へ
領域を微小移動させることにより、仮想配線長を最小化
する役目を有している。
領域変形修正部7は、領域移動修正部5と同様な力学
的手法を用い、仮想配線長最小化の変形の力が最小とな
るように領域を微小変形させることにより、仮想配線長
を最小化するものである。
移動力/変形力評価部9は、移動修正および変形修正
された後の移動の力と変形の力を、各領域間の最短距離
を基に評価し、共に最小となったか否かを判定するとこ
ろである。また、移動力/変形力評価部9は、移動力/
変形力が共に最小となってない場合、領域移動修正部5
および領域変形修正部7の処理を繰り返し実行させる役
割も有している。
データ出力部11は、移動修正および変形修正された領
域の配置データ、領域間あるいは領域とI/0端子間の接
続状態を表すデータなどを出力するものである。
このように、この発明の自動フロアプランを行う構成
はなされており、次にこの自動フロアプランの動作を説
明する。
第2図は、この発明の自動フロアプランの処理を説明
するためのフローチャートである。
まず、領域間あるいは領域とI/0端子間の接続関係、
領域の面積、チップ面積などのデータをデータ入力部1
から入力する(ステップS11)。
次に、初期配置演算部3において領域の初期配置を設
定する(ステップS12)。なお、このとき、設計者から
初期的なプランの入力を行っても良いが、これがない時
には、領域をチップ内にランダムに配置する。
この後、領域移動修正部5によって領域の移動修正を
行い(ステップS13)、さらに、修正後の移動の力を評
価する(ステップS14)。評価の結果において、移動の
力が最小となっていない場合は、ステップS13乃至ステ
ップS14を繰り返す。
移動の力が最小となったならば、続いて、領域変形修
正部7による変形修正を行う(ステップS15)。変形修
正の後、領域移動修正部5と同様に、変形の力を評価す
る(ステップS16)。この評価においても、変形の力が
最小となっていない場合は、ステップS15乃至ステップS
16を繰り返す。
最後に、移動の力と変形の力が共に最小であるか否か
を、移動力/変形力評価部9において判定する(ステッ
プS17)。このとき、移動の力および変形の力が共に最
小である場合には、仮想配線長が最小化されたと判断し
処理を終了する。しかしながら、移動の力および変形の
力が共に最小でない場合には、ステップS13乃至ステッ
プS17を繰り返し実行する。このように、今回の実施例
では、仮想配線長を短くするための領域の修正手段とし
て、領域の微小移動と微小変形の両方を交互に行ってい
る。
ステップS13における移動修正の詳細な処理を、第3
図に示すフローチャートを参照しながら説明する。
まず、移動すべき領域とその移動方向を決定する(ス
テップS131)。この処理ステップにおいて、力学的手法
を用いて領域の各辺に加わる移動の力を算出し、移動方
向を決定している。また、移動の力は仮想配線長最小化
の力であり、領域を微少に動かしたときの仮想配線長最
小化の評価値の変化率の正負を逆転したものである。こ
の力の方向に領域を微小移動することにより、評価値を
現在の値よりも確実に小さくすることができる。
ここで、移動の力の算出にあたり、仮想配線長最小化
の評価値の算出方法と、領域の各辺に加わる力の定義方
法を順に説明する。
仮想配線長最小化の評価値は一般に次のような式で表
わされる。
本実施例における自動フロアプランでは、この評価値
を小さくするように、各領域の移動修正及び変形修正を
行う。この評価値が小さいほど、仮想配線長が短く、自
動配置・配線をした後の実配線長も短くなると期待でき
る。
この式において、i,jはそれぞれ領域を示し、i,j間の
接続度にはi,j間の配線本数などを用いることが多い。
また、i,j間の距離としては、領域i,j間の最短距離を用
いることとする。
領域i,j間の最短距離はi,jの左右辺のx座標Li,Lj,R
i,Rj、上下辺のY座標Ti,Tj,Bi,Bjを用いて、 (i,j間の最短距離)= {max(0,min(Li−Rj,Lj−Ri))} +{max(0,min(Bi−Tj,Bj−Ti))} と表わすことにする。こう表わすことにより、第4図
(A)乃至第4図(C)のような位置関係を持つ領域1
3,15間の距離lが求められる。すなわち、第4図(A)
の場合はl=(B1−T2)、第4図(B)ではl={(L2
−R1)+(B1−T2)1/2となり、第4図(C)の
ときにはl=0と求めることができる。
次に、領域の各辺に加わる力の定義方法について述べ
る。
ある領域の右片が外側にΔr移動したことによる評価
値の変化は、 と表すことができる。
辺に加わる力はその辺が微小移動したときに評価値が
どれだけ減るかの変化率をとったものつまり、評価値r
で偏微分したものであるので、 領域iの右辺に加わる力= となり、この力の方向は、iの右片を外側に引っ張る方
向である。
上式と同様にして、iの左辺に加わる力、上辺、下辺
に加わる力が求められる。これらの力は、それぞれの辺
を外側に引っ張る方向に定義されている。
これらの各辺に加わる力を基に、移動の力を算出す
る。
各辺が外側に移動する微少距離をΔr,Δl,Δb,Δtと
する。領域が微小移動するということは、 Δr=−Δl=Δx Δt=−Δb=Δy という制約を設けることと同じである。
これより、各辺が微少に外側に移動したことによる評
価値の変化は、 とすることができる。
この評価値をΔx、Δyそれぞれについて偏微分する
ことにより、x方向、y方向の移動の力を算出できる。
すなわち、 x方向の移動の力=(右辺に加わる力)−(左辺に加
わる力) y方向の移動の力=(上辺に加わる力)−(下辺に加
わる力)となる。
このように、第3図で示したステップS131において、
移動すべき領域と、力学的手法を用いて算出した移動の
力から移動方向を決定している。
次いで、ステップS131で得られた力を基に移動する距
離を決定する(ステップS132)。この処理ステップは、
直線探索と呼ばれ、様々な方法が提案されている。(参
考文献[4]を参照) そして、決定され移動方向および移動距離に基づいて
実際に領域を微小移動する。さらに、移動修正された領
域の位置座標データ、評価値などのデータの更新を行う
(ステップS133)。評価値の更新には、前述した仮想配
線長最小化の評価値の式を用いて更新している。
以上のように、第2図で示したステップS13における
移動修正が行われる。
最後に、ステップS15における変形修正について説明
する。
変形修正の処理を示すフローチャートは、第3図で示
したフローチャート中の「移動」とあるところを「変
形」にすることにより表すことができる。
変形の力の算出においても、移動の場合と同様な仮想
配線長最小化の評価値の算出方法と、領域の各辺に加わ
る力の定義方法が用いられる。上述した評価値を表す式
および各辺に加わる力の式から、変形の力を算出する方
法を説明する。
領域が微小変形するときは、重心(領域の中心)を中
心に上下辺、左右辺が対称に変形することとする。ま
た、変形しても面積は不変であるとする。各辺が外側に
微小に動く量をΔr、Δl、Δb、Δtと表わす。
上下辺、左右辺対称に変形するという条件より、 Δr=Δl=1/2Δx Δt=Δb=1/2Δy また、変形しても面積は不変であるという条件より、 ((R+Δr)−(L−Δl))×((T+Δt) −(B−Δb))=(R−L)×(T−B) 上式を下式に代入・変形し、Δx・Δy≒0とする
と、 が、得られる。
各辺が微少に外側に動いたことによる評価値の変化
は、 とすることができる。
いま、 とおいて、このzについて評価値を偏微分し、変形の力
を求めると、 変形の力=1/2(R−L)× {左辺に加わる力+右辺に加わる力} −1/2(T−B)× {下辺に加わる力+上辺に加わる力} となる。つまり、左右辺に加わる力の平均から、上下辺
に加わる力の平均をひいたものが変形の力となる。
変形の力が算出されると、この力を基にどれだけ微小
変形するかを決定し、変形修正を実行する。さらに、変
形修正後の評価値などのデータを更新する。
このようにして、移動の力および変形の力の少なくと
も一方が最少となるように領域の移動修正あるいは変形
修正を繰り返すことにより、仮想配線長を最少化させる
ことができる。本実施例によれば、領域の変形修正を行
っているため、移動修正のみを行っていた従来の自動フ
ロアプランよりも仮想配線長をさらに短くすることが可
能である。
参考文献 [4]今野浩,山下浩.1978.“非線形計画法",日科技連
出版社. [発明の効果] 以上のように、この発明の自動フロアプラン装置及び
方法によれば、仮想配線長を最小化するために、従来は
行われていなかった領域の変形を行うようにした。
これにより、領域に接続される配線の仮想配線長をよ
り短くすると同時に、実配線長を精度良く予測すること
ができる。
【図面の簡単な説明】
第1図はこの発明の自動フロアプランを行うための構成
を示すブロック図、第2図はこの発明の自動フロアプラ
ンの処理を示すフローチャート、第3図は第2図に示す
移動修正の詳細の処理を説明するためのフローチャー
ト、第4図(A)乃至第4図(C)は領域間の最短距離
を示す説明図、第5図はLSIの設計フローを示すフロー
チャート、第6図は、LSIの構成例、第7図(A)、第
7図(B)は従来の自動フロアプランによる領域の移動
と変形を示す簡略図である。 5……領域移動修正部 7……領域変形修正部 9……移動力/変形力評価部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G06F 17/50 H01L 21/82

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項1】半導体集積回路の回路要素を配置する為
    に、複数の配置可能領域を計算機を用いて自動的にチッ
    プ上に位置決めする自動フロアプラン装置であって、仮
    想配線長最小化の評価を表す所定の評価値が小さくなる
    よう、配置可能領域の微小変形を行うことを特徴とする
    自動フロアプラン装置。
  2. 【請求項2】上記所定の評価値は、互いに接続される上
    記配置可能領域間の最短距離に基づいて求められること
    を特徴とする特許請求の範囲第1項記載の自動フロアプ
    ラン装置。
  3. 【請求項3】上記所定の評価値は、i及びjを互いに接
    続される上記配置可能領域とし、全てのi及びjに関し
    て値 (i、j間の接続度)x(i、j間の最短距離) の総和から求められることを特徴とする特許請求の範囲
    第2項記載の自動フロアプラン装置。
  4. 【請求項4】半導体集積回路の回路要素を配置する為
    に、複数の配置可能領域を計算機を用いて自動的にチッ
    プ上に位置決めする自動フロアプラン方法であって、仮
    想配線長最小化の評価を表す所定の評価値が小さくなる
    よう、配置可能領域の微小変形を行うことを特徴とする
    自動フロアプラン方法。
  5. 【請求項5】上記所定の評価値は、互いに接続される上
    記配置可能領域間の最短距離に基づいて求められること
    を特徴とする特許請求の範囲第4項記載の自動フロアプ
    ラン方法。
  6. 【請求項6】記所定の評価値は、i及びjを互いに接続
    される上記配置可能領域とし、全てのi及びjに関して
    値 (i、j間の接続度)x(i、j間の最短距離) の総和から求められることを特徴とする特許請求の範囲
    第5項記載の自動フロアプラン方法。
JP2120034A 1990-05-11 1990-05-11 自動フロアプラン装置及び方法 Expired - Fee Related JP3034907B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2120034A JP3034907B2 (ja) 1990-05-11 1990-05-11 自動フロアプラン装置及び方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2120034A JP3034907B2 (ja) 1990-05-11 1990-05-11 自動フロアプラン装置及び方法

Publications (2)

Publication Number Publication Date
JPH0417070A JPH0417070A (ja) 1992-01-21
JP3034907B2 true JP3034907B2 (ja) 2000-04-17

Family

ID=14776269

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2120034A Expired - Fee Related JP3034907B2 (ja) 1990-05-11 1990-05-11 自動フロアプラン装置及び方法

Country Status (1)

Country Link
JP (1) JP3034907B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8595674B2 (en) * 2007-07-23 2013-11-26 Synopsys, Inc. Architectural physical synthesis

Also Published As

Publication number Publication date
JPH0417070A (ja) 1992-01-21

Similar Documents

Publication Publication Date Title
JP2831703B2 (ja) 自動フロアプラン演算装置
US8176445B1 (en) Method and system for optimizing integrated circuit layout
KR100281977B1 (ko) 집적 회로 설계 방법, 집적 회로 설계용 데이터베이스 장치 및집적 회로 설계 지원 장치
US20090064069A1 (en) Method and system for generating a layout for an integrated electronic circuit
US20070136705A1 (en) Timing analysis method and device
US8239797B1 (en) Congestion aware block placement
JP7175533B2 (ja) 離散最適化によるデジタル集積回路のレイアウト方法および端末装置
US10346579B2 (en) Interactive routing of connections in circuit using auto welding and auto cloning
US8813006B1 (en) Accelerated characterization of circuits for within-die process variations
CN115470741A (zh) 用于光源掩模协同优化的方法、电子设备和存储介质
CN116151179A (zh) 芯片设计的布局规划方法及相关设备
US6601226B1 (en) Tightloop method of timing driven placement
EP0742527B1 (en) Method and system for producing a technology-independent integrated circuit design
US11675951B2 (en) Methods and systems for congestion prediction in logic synthesis using graph neural networks
CN102664142B (zh) 对现有版图填充冗余多晶硅条阵列的插入方法
Hu et al. Multilevel fixed-point-addition-based VLSI placement
CN111505898B (zh) 一种结合图形匹配的opc修正方法
JP3034907B2 (ja) 自動フロアプラン装置及び方法
US10896283B1 (en) Noise-based optimization for integrated circuit design
US6931610B1 (en) Method for rapid estimation of wire delays and capacitances based on placement of cells
US10540463B1 (en) Placement of delay circuits for avoiding hold violations
US8145442B2 (en) Fast and accurate estimation of gate output loading
US20150324511A1 (en) Floating metal fill capacitance calculation
CN113536726A (zh) 用于最大瞬时峰值功率的矢量生成
US6986119B2 (en) Method of forming tree structure type circuit, and computer product

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees