JPS61264764A - 不揮発性半導体メモリ素子 - Google Patents
不揮発性半導体メモリ素子Info
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- JPS61264764A JPS61264764A JP10597185A JP10597185A JPS61264764A JP S61264764 A JPS61264764 A JP S61264764A JP 10597185 A JP10597185 A JP 10597185A JP 10597185 A JP10597185 A JP 10597185A JP S61264764 A JPS61264764 A JP S61264764A
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- 239000000758 substrate Substances 0.000 claims abstract description 20
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用外Ｗｆ＞
この発明は、書き込み特性の向上を期するようにした不
揮発性メモリ素子に関するものである。
揮発性メモリ素子に関するものである。
（従来の技術）
従来の不揮発性半導体メモリに関する公知文献としては
、九、とえは、アイイーデーエム１９８０，２．５（Ｉ
ＥＤＭ １９８０ 、２ 、 Ｓ Ｐ３８〜４１” Ｌ
ＩＭＩＴＩＮＧ ＦＡＣＴＯＲ８ＦＯＲＰＲＯＧＲＡＭ
ＭＩＮＧ ＥＰＲＯＭ ＯＦ ＲＥＤＵＣＥＤＤＩＭＥ
ＮＳＩＯＮ８ ”）などに記載されている。
、九、とえは、アイイーデーエム１９８０，２．５（Ｉ
ＥＤＭ １９８０ 、２ 、 Ｓ Ｐ３８〜４１” Ｌ
ＩＭＩＴＩＮＧ ＦＡＣＴＯＲ８ＦＯＲＰＲＯＧＲＡＭ
ＭＩＮＧ ＥＰＲＯＭ ＯＦ ＲＥＤＵＣＥＤＤＩＭＥ
ＮＳＩＯＮ８ ”）などに記載されている。
第４図は従来の紫外線消去電気的書き込み可能メモリす
なわちｌＰＲＯＭの１セルの断面構造図である。この第
４図において、読み出しはコントロールゲートｌをＶｃ
ａ （５Ｖ ）、ドレイン３をたとえば３Ｖ、 ソース
４を接地して行なり。７０−テインググート２に含まれ
ている電荷量によってｒＯＪ「１」が変化する。
なわちｌＰＲＯＭの１セルの断面構造図である。この第
４図において、読み出しはコントロールゲートｌをＶｃ
ａ （５Ｖ ）、ドレイン３をたとえば３Ｖ、 ソース
４を接地して行なり。７０−テインググート２に含まれ
ている電荷量によってｒＯＪ「１」が変化する。
また書き込みはコントロールゲート１をＶＰＰ（たとえ
ば２１ｖ）、ドレイン３をたとえば１２Ｖ、ソース４を
通常接地し、ドレイン３の近傍でインパクトイオン化を
起こさせ、ホットエレクトロンによるゲート電流７によ
シフローティングゲート２に電荷を蓄積する。
ば２１ｖ）、ドレイン３をたとえば１２Ｖ、ソース４を
通常接地し、ドレイン３の近傍でインパクトイオン化を
起こさせ、ホットエレクトロンによるゲート電流７によ
シフローティングゲート２に電荷を蓄積する。
このとき、同時にホールによる基板電流８も８１基板５
に流れ、ソース−ドレイン電流６も流れる。
に流れ、ソース−ドレイン電流６も流れる。
消去は紫外線照射によシフローティングゲート２中の電
荷を放出させて行なわれる。
荷を放出させて行なわれる。
第５図はコントロールゲートｌと７０−チイングｆ−）
２ｔ−同電位としたトランジスタ（以下り７アレンスト
ランジスタ）の静特性でおる。製造ハ通常の３μｍ ル
ールプロセスによる。書き込み時にはフローティングゲ
ート電位ＶＦＧはコントロールグート電圧Ｖｃａとドレ
イン電圧ｖＤＢによる容１結合で決まるので、前記電圧
条件では通常フローティングゲート電位”１１’ＦＧは
約１４．５ Ｖとなる。
２ｔ−同電位としたトランジスタ（以下り７アレンスト
ランジスタ）の静特性でおる。製造ハ通常の３μｍ ル
ールプロセスによる。書き込み時にはフローティングゲ
ート電位ＶＦＧはコントロールグート電圧Ｖｃａとドレ
イン電圧ｖＤＢによる容１結合で決まるので、前記電圧
条件では通常フローティングゲート電位”１１’ＦＧは
約１４．５ Ｖとなる。
ドレインに接続する負荷抵抗が２にΩ だとすると第５
図中の（ｂ）のような負荷直線となる。
図中の（ｂ）のような負荷直線となる。
書き込みが進むにつれてフローティングゲート２に電荷
が蓄積されフローティングＰ−）電位ＶＦＧが下がって
くる。そのときのＥＦＲＯＭセルのソースドレイン電流
ＩＤ８は第５図のりファレンストランゾスタの前記フロ
ーティングＰ−）電位ＶＦＧのときの静特性曲線と前記
負荷直線（ｂ）の交わるところから求まる。
が蓄積されフローティングＰ−）電位ＶＦＧが下がって
くる。そのときのＥＦＲＯＭセルのソースドレイン電流
ＩＤ８は第５図のりファレンストランゾスタの前記フロ
ーティングＰ−）電位ＶＦＧのときの静特性曲線と前記
負荷直線（ｂ）の交わるところから求まる。
ドレイン電圧ＶｏｓＫ化させると、第５図中の負゛ 荷
重線が平行移動するわけであるが、ドレイン電圧ＶＤ８
’ｆｒ上ばてトランジスタの負性抵抗領域に近く設定
すると、Ｐ−）電流が増加し速い省き込みが可能となる
。
重線が平行移動するわけであるが、ドレイン電圧ＶＤ８
’ｆｒ上ばてトランジスタの負性抵抗領域に近く設定
すると、Ｐ−）電流が増加し速い省き込みが可能となる
。
なお、トランジスタの負性抵抗領域は、前記インパクト
イオン化が激しくなると移動度の遅いホールが蓄積する
ようになシ、ソース側のＰＮ接合が順方向バイアスとな
シ、急激に電流増加することによるものと考えられてい
る。これはソース、ドレイン間の電界に依存する現象で
あるのでドレイン電圧ＶＤｓ ＋ｌ’ −ト長りに依存
する。
イオン化が激しくなると移動度の遅いホールが蓄積する
ようになシ、ソース側のＰＮ接合が順方向バイアスとな
シ、急激に電流増加することによるものと考えられてい
る。これはソース、ドレイン間の電界に依存する現象で
あるのでドレイン電圧ＶＤｓ ＋ｌ’ −ト長りに依存
する。
（発明が解゛決しようとする問題点）
しかし、ドレイン電圧ｖｎｓを１４Ｖに設定すると、第
５図中（ａｌのような負荷直線となシ、前記負性抵抗領
域に入り、書き込みは速くなるが、消費電流の増大や素
子の劣化、破壊を引き起こす。
５図中（ａｌのような負荷直線となシ、前記負性抵抗領
域に入り、書き込みは速くなるが、消費電流の増大や素
子の劣化、破壊を引き起こす。
すなわち、製造時の寸度のバラツキによシ負性抵抗特性
が変鯖し易く、負性抵抗特性によシ、トランジスタが破
壊し易く、また、負性抵抗特性領域の電流によシ発生し
たホールによる大電流（ドレイン置 ＭＬ Ｉｏｓ ）
が流れ、トランジスタが破壊する。
が変鯖し易く、負性抵抗特性によシ、トランジスタが破
壊し易く、また、負性抵抗特性領域の電流によシ発生し
たホールによる大電流（ドレイン置 ＭＬ Ｉｏｓ ）
が流れ、トランジスタが破壊する。
このため、速い書き込みを達成するためにドレイン電圧
ＶＤＳを大きくしたシ、ｅ−）長りを短くできる範囲が
制限されるという欠点があった（Ｌ”３．０１１ｍでＶ
ＤＳ ＋１１〜ｌ ３Ｖ、 ＶＤ８＝ｌ ２ＶでＬ＋２
．７〜３．２μｍ）。
ＶＤＳを大きくしたシ、ｅ−）長りを短くできる範囲が
制限されるという欠点があった（Ｌ”３．０１１ｍでＶ
ＤＳ ＋１１〜ｌ ３Ｖ、 ＶＤ８＝ｌ ２ＶでＬ＋２
．７〜３．２μｍ）。
この発明は前記従来技術が持っている問題点のウチ、書
き込みスピードとドレイン電圧のマージンに関する問題
点を解決した不揮発性半導体メモリ素子を提供するもの
である。
き込みスピードとドレイン電圧のマージンに関する問題
点を解決した不揮発性半導体メモリ素子を提供するもの
である。
（発明が解決するための手段）
この発明は、不揮発性半導体メモ〃素子において、ソー
ス拡散層に隣接して逆極性の高濃度拡散層を設けたもの
である。
ス拡散層に隣接して逆極性の高濃度拡散層を設けたもの
である。
（作 用）
この発明によれば、以上のように不揮発性半導体メモリ
素子を構成したので、アバランシェ効果によシチャンネ
ル領域にホールが発生し、チャンネル領域下の基板電位
が上昇してドレイン電流が増加すると、Ｐ＋Ｎ＋接合部
の抵抗成分によりソース拡散層の電位が上昇し、基板と
ソース拡散層との接合部の電位が減少し、ドレイン電流
を減少するＯ （実施例） 以下、この発明の不揮発性半導体メモリ素子の実施例に
ついて図面に基づき説明する。第１図はその一実施例の
構成を示す断面図である。この第１図において、第４図
と同一部分には同一符号が付されている。
素子を構成したので、アバランシェ効果によシチャンネ
ル領域にホールが発生し、チャンネル領域下の基板電位
が上昇してドレイン電流が増加すると、Ｐ＋Ｎ＋接合部
の抵抗成分によりソース拡散層の電位が上昇し、基板と
ソース拡散層との接合部の電位が減少し、ドレイン電流
を減少するＯ （実施例） 以下、この発明の不揮発性半導体メモリ素子の実施例に
ついて図面に基づき説明する。第１図はその一実施例の
構成を示す断面図である。この第１図において、第４図
と同一部分には同一符号が付されている。
この第１図の実施例はＳｉ基板５において、Ｎ＋のソー
ス拡散層４に横方向に隣接してＰ＋の高濃度拡散ＲＩＩ
９が設けられている。その他の構成、すなわち、Ｓｌ基
［５におけるドレイン３．８１基板５上０７０−ｆイン
グｒ−ト２、コントロールグー）ｌは第４図と同様に構
成されておシ、Ｓｉ基板５はアースされ、ソース３と高
濃度拡散１１９間にはドレイン電圧ＶＤ８が印加され、
コントロールｆ−）１にはコントロールｆ−）電圧Ｖｃ
ｃが印加される。
ス拡散層４に横方向に隣接してＰ＋の高濃度拡散ＲＩＩ
９が設けられている。その他の構成、すなわち、Ｓｌ基
［５におけるドレイン３．８１基板５上０７０−ｆイン
グｒ−ト２、コントロールグー）ｌは第４図と同様に構
成されておシ、Ｓｉ基板５はアースされ、ソース３と高
濃度拡散１１９間にはドレイン電圧ＶＤ８が印加され、
コントロールｆ−）１にはコントロールｆ−）電圧Ｖｃ
ｃが印加される。
なお、コントロールダート１はポリシリコンで形成され
、また、３ｉ基板５におけるチャンネル領域濃度は３〜
７ ｘ １０１５ ａｔｏｍ ／−程度であシ、このチ
ャンネル領域上のダート絶縁１１１（ＳｉＯ□）は７０
０〜１００ＯＡ程度の厚さに形成されている。
、また、３ｉ基板５におけるチャンネル領域濃度は３〜
７ ｘ １０１５ ａｔｏｍ ／−程度であシ、このチ
ャンネル領域上のダート絶縁１１１（ＳｉＯ□）は７０
０〜１００ＯＡ程度の厚さに形成されている。
このＰ−）絶縁膜ｌｌ上に７０−チイングＰ−ト２がポ
リシリコンにより形成され、ｒ−）長りは２．５１１ｎ
ｓ〜４μｍ位である。
リシリコンにより形成され、ｒ−）長りは２．５１１ｎ
ｓ〜４μｍ位である。
フローティングダート２上にｓ ｉｏ、 による絶縁
膜１２が７００〜１５００Ａ 程度の厚さに形成され、
その上にポリシリコンによるコントロールゲートｌが形
成されている。
膜１２が７００〜１５００Ａ 程度の厚さに形成され、
その上にポリシリコンによるコントロールゲートｌが形
成されている。
ｏａｔｏｍ
なお、ドレイン３の濃度は１〜５Ｘ１０ ／ｃｄで
ある。６はソース働ドレインｔｉ、７ａｆ−）電流、８
は基板電流である。
ある。６はソース働ドレインｔｉ、７ａｆ−）電流、８
は基板電流である。
このように構成することにより、ソース拡散層４は直接
電位固定を行なわないようにしている。
電位固定を行なわないようにしている。
そして、この高濃度拡散層９を接地するか、もしくはＳ
ｉ基［５からだけの接地によってソース拡散層４の電位
をＰ”Ｎ＋接合降伏電位以下にすることができる。
ｉ基［５からだけの接地によってソース拡散層４の電位
をＰ”Ｎ＋接合降伏電位以下にすることができる。
すなわち、アバランシェ効果によシチャンネル領域にホ
ールが発生し、チャンネル領域下のＳｉ基板５の電位が
上昇してドレイン電流ＩＤ８（ソース−ドレイン電流６
）が増加すると、ソース拡散層４とに誕度拡散層９との
Ｎ＋Ｐ”接合部の抵抗成分により、ソース拡散層４の電
位が上昇し、Ｓｉ基板５とソース拡散層４の接合部間の
電位差が減少することによシ、ドレイン電流Ｉｎｓを減
少させる効果が現われる。
ールが発生し、チャンネル領域下のＳｉ基板５の電位が
上昇してドレイン電流ＩＤ８（ソース−ドレイン電流６
）が増加すると、ソース拡散層４とに誕度拡散層９との
Ｎ＋Ｐ”接合部の抵抗成分により、ソース拡散層４の電
位が上昇し、Ｓｉ基板５とソース拡散層４の接合部間の
電位差が減少することによシ、ドレイン電流Ｉｎｓを減
少させる効果が現われる。
これにともない、ドレイン電圧ＶＤＳまたはフローテイ
ングゲート２のＰ−）長りが変動しても負性抵抗特性が
発生しにくいので、トランジスタの破壊が防止される。
ングゲート２のＰ−）長りが変動しても負性抵抗特性が
発生しにくいので、トランジスタの破壊が防止される。
また、第２図はこの発明の第２の実施例を示すものであ
シ、この第２図の場合は高濃度拡散層９はソース拡散Ｒ
ｊ４に対して縦方向、すなわち、ソース拡散層４の下部
に設けられ、Ｎ＋Ｐ＋接合部を形成するようにしたもの
であ）、その他の構成は第１図と同様である。
シ、この第２図の場合は高濃度拡散層９はソース拡散Ｒ
ｊ４に対して縦方向、すなわち、ソース拡散層４の下部
に設けられ、Ｎ＋Ｐ＋接合部を形成するようにしたもの
であ）、その他の構成は第１図と同様である。
この第２図の実施例では、上記第１図の実施例と同様に
、Ｓｉ基板５からの接地によって、ソース拡散層４の電
位を前記降伏電圧以下にすることができる。
、Ｓｉ基板５からの接地によって、ソース拡散層４の電
位を前記降伏電圧以下にすることができる。
このようにして作った前記リファレンストランジスタの
静特性を第３図に示す。この第３図と第５図はＮ”Ｐ＋
接合以外はほぼ同等のトランジスタであるが、比較する
と第３図の方が負性抵抗領域になりにくい。
静特性を第３図に示す。この第３図と第５図はＮ”Ｐ＋
接合以外はほぼ同等のトランジスタであるが、比較する
と第３図の方が負性抵抗領域になりにくい。
これは、ソース拡散層４のＮ＋ Ｐ＋接合のため、ソー
ス部を流れる電流が増えるほど抵抗分ソース電位が上昇
し、パンクバイアス効果によりア・ぐランシエが起こυ
難い、すなわち負性抵抗領域になシにくいことによる。
ス部を流れる電流が増えるほど抵抗分ソース電位が上昇
し、パンクバイアス効果によりア・ぐランシエが起こυ
難い、すなわち負性抵抗領域になシにくいことによる。
ただし、前記べ＋Ｐ＋接合の抵抗を高く設定しすぎると
１ｍの低下全招き、読み込み特性が劣化するので注意し
なければならない。第３図の場合はＮ＋Ｐ＋接合の降伏
電圧を約ｌｖ〜２ｖに設定した場合である。
１ｍの低下全招き、読み込み特性が劣化するので注意し
なければならない。第３図の場合はＮ＋Ｐ＋接合の降伏
電圧を約ｌｖ〜２ｖに設定した場合である。
このようにしたときのＥＦＲＯＭセルの書き込みは、ノ
ースドレイン間電界が高い領域でもＩｐｐが増加するこ
となく安定に書き込めるので、選択できるドレインＶＯ
Ｓとｆ−）長りの範囲が従来よシ拡が、り Ｌ＝ ２．
７ｍｍ ＴＶｐｓ＝ １１〜１６Ｖ、 Ｖｏｓ＝１２Ｖ
でＬ＝２．０〜３．１／ＩＦＦＩ と広いマーノンが
可能と 。
ースドレイン間電界が高い領域でもＩｐｐが増加するこ
となく安定に書き込めるので、選択できるドレインＶＯ
Ｓとｆ−）長りの範囲が従来よシ拡が、り Ｌ＝ ２．
７ｍｍ ＴＶｐｓ＝ １１〜１６Ｖ、 Ｖｏｓ＝１２Ｖ
でＬ＝２．０〜３．１／ＩＦＦＩ と広いマーノンが
可能と 。
なる。
なお、発明はアバランシェ注入ヲ用いルｇｐＲｏＭ。
ＥＥＰＲＯＭに適用可能でおる。
（発明の効果）
以上詳細に説明したように、この発明によれば、ソース
拡散層に隣接１−て逆極性の高濃度拡散層を設けて降伏
電圧の低いＰ＋Ｎ＋接合として、高電流領域でパックバ
イアス効果を起こすようにしたので、負性抵抗領域の発
生を抑えドレイン電圧やフローテイングゲートのｒ−ト
長マージンを大幅に広げることが可能となる。
拡散層に隣接１−て逆極性の高濃度拡散層を設けて降伏
電圧の低いＰ＋Ｎ＋接合として、高電流領域でパックバ
イアス効果を起こすようにしたので、負性抵抗領域の発
生を抑えドレイン電圧やフローテイングゲートのｒ−ト
長マージンを大幅に広げることが可能となる。
また、読み込みの低電流領域ではソース電位がそれほど
上がらないので、パンクバイアス効果も少なく特性の劣
化は小さいものとなる。
上がらないので、パンクバイアス効果も少なく特性の劣
化は小さいものとなる。
第１図はこの発明の不揮発性半導体メモリ素子の一実施
例の構成を示す断面図、第２図はこの発明の不揮発性半
導体メモリ素子の第２の実施例の構成を示す断面図、第
３図はこの発明の不揮発性半導体メモリ素子によるり７
アレンストランジスタの静特性図、第４図は従来の不揮
発性半導体メモリ素子の構成を示す断面図、第５図は従
来の不揮発性半導体メモリ素子によるり７アレンストラ
ンジスタの静特性図である。 ｌ・・・コントロールゲート、２・・・７０−チイング
Ｐ−ト、３・・・ドレイン、４・・・ソース拡散層、５
・・・Ｓｔ 基板、６・・・ソースドレイン電流、７・
・・ｒ−）を流、８・・・基板電流、９・・・高濃度拡
散層。 特許出願人 沖電気工業株式会社 ３ｖ ３Ｖ 第２図 Ｖｏｓ（Ｖ） この定咀のりファしンストツンジ°ズタ／）静午芋／１
生図第３図
例の構成を示す断面図、第２図はこの発明の不揮発性半
導体メモリ素子の第２の実施例の構成を示す断面図、第
３図はこの発明の不揮発性半導体メモリ素子によるり７
アレンストランジスタの静特性図、第４図は従来の不揮
発性半導体メモリ素子の構成を示す断面図、第５図は従
来の不揮発性半導体メモリ素子によるり７アレンストラ
ンジスタの静特性図である。 ｌ・・・コントロールゲート、２・・・７０−チイング
Ｐ−ト、３・・・ドレイン、４・・・ソース拡散層、５
・・・Ｓｔ 基板、６・・・ソースドレイン電流、７・
・・ｒ−）を流、８・・・基板電流、９・・・高濃度拡
散層。 特許出願人 沖電気工業株式会社 ３ｖ ３Ｖ 第２図 Ｖｏｓ（Ｖ） この定咀のりファしンストツンジ°ズタ／）静午芋／１
生図第３図
Claims (1)
- 【特許請求の範囲】 （ａ）Ｓｉ基板に形成されたドレインおよびソース拡散
層と、 （ｂ）上記Ｓｉ基板のチャンネル領域上にゲート絶縁膜
を介して形成されたフローテイングゲートと、 （ｃ）このフローテイングゲート上に絶縁膜を介して形
成されたコントロールゲートと、 （ｄ）上記Ｓｉ基板において上記ソース拡散層と隣接し
て形成されＮ＾＋Ｐ＾＋接合部を形成するソース拡散層
とは逆極性の高濃度拡散層とよりなる不揮発性半導体メ
モリ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10597185A JPS61264764A (ja) | 1985-05-20 | 1985-05-20 | 不揮発性半導体メモリ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10597185A JPS61264764A (ja) | 1985-05-20 | 1985-05-20 | 不揮発性半導体メモリ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61264764A true JPS61264764A (ja) | 1986-11-22 |
Family
ID=14421658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10597185A Pending JPS61264764A (ja) | 1985-05-20 | 1985-05-20 | 不揮発性半導体メモリ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61264764A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6084262A (en) * | 1999-08-19 | 2000-07-04 | Worldwide Semiconductor Mfg | Etox cell programmed by band-to-band tunneling induced substrate hot electron and read by gate induced drain leakage current |
-
1985
- 1985-05-20 JP JP10597185A patent/JPS61264764A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6084262A (en) * | 1999-08-19 | 2000-07-04 | Worldwide Semiconductor Mfg | Etox cell programmed by band-to-band tunneling induced substrate hot electron and read by gate induced drain leakage current |
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