JPS61255058A - 複合半導体記憶装置 - Google Patents
複合半導体記憶装置Info
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- JPS61255058A JPS61255058A JP60096890A JP9689085A JPS61255058A JP S61255058 A JPS61255058 A JP S61255058A JP 60096890 A JP60096890 A JP 60096890A JP 9689085 A JP9689085 A JP 9689085A JP S61255058 A JPS61255058 A JP S61255058A
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- Japan
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- wiring
- semiconductor memory
- semiconductor storage
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- memory device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体記憶装置を複数個外部結線し大容量記
憶装置として構成する複合半導体記憶装置に関する。
憶装置として構成する複合半導体記憶装置に関する。
本発明は、半導体記憶装置を複数個外部結線し大写を記
憶装置として構成する複合半導体記憶装置におｉて５個
々の半導体記憶装置の入力端子のアドレス名、出力端子
名にこだわらず異なるものを結線することにより外部配
線の減少及び信頼性向上をねらったものである。
憶装置として構成する複合半導体記憶装置におｉて５個
々の半導体記憶装置の入力端子のアドレス名、出力端子
名にこだわらず異なるものを結線することにより外部配
線の減少及び信頼性向上をねらったものである。
従来、複合半導体記憶装置では２等２図に示すように個
々の入力端子及び出力端子をそれぞれ全く対応させて結
線し、それぞれ個々の半導体記憶装置を選択する仁とに
より構成されていた。
々の入力端子及び出力端子をそれぞれ全く対応させて結
線し、それぞれ個々の半導体記憶装置を選択する仁とに
より構成されていた。
〔発明が解決しようとする問題点及び目的〕従来の複合
半導体記憶装置は５個々の半導体記憶装置の各入出力端
子を対応させて結線して匹るため、個々の半導体記憶装
置０入出力端子の配置により結線方法が限定された配線
効率が悪く配線面積を多く必要とした。特に二層配線を
接続するｉわゆるスルーホールは通常の配線スペースよ
り面積を必要とし、スルーホール自体の個数が多くなる
ほど信頼性も悪くなってｉた。
半導体記憶装置は５個々の半導体記憶装置の各入出力端
子を対応させて結線して匹るため、個々の半導体記憶装
置０入出力端子の配置により結線方法が限定された配線
効率が悪く配線面積を多く必要とした。特に二層配線を
接続するｉわゆるスルーホールは通常の配線スペースよ
り面積を必要とし、スルーホール自体の個数が多くなる
ほど信頼性も悪くなってｉた。
そζで本発明は、この外部結線に必要な配線領域の面積
を減少し信頼性上も向上させることを目的とする。
を減少し信頼性上も向上させることを目的とする。
上記問題点を解決するために２本発明の複合半導体記憶
装置は１個々の半導体記憶装置の少なくとも１カ所の異
なるアドレス入力端子又は少なくとも１カ所の異なる出
力端子を外部結線して使用することを特徴とする。
装置は１個々の半導体記憶装置の少なくとも１カ所の異
なるアドレス入力端子又は少なくとも１カ所の異なる出
力端子を外部結線して使用することを特徴とする。
上記のように結線された複合半導体記憶装置は外部配線
優先で結線することが可能であるため配線領域の減少及
び信頼性を上げることが可能である。
優先で結線することが可能であるため配線領域の減少及
び信頼性を上げることが可能である。
以下に本発明の実施例を図面にもとすいて説明する。第
１図において複合半導体記憶装置は２コ０個々の半導体
記憶装置を使用したものである。
１図において複合半導体記憶装置は２コ０個々の半導体
記憶装置を使用したものである。
１１ 、１２が個々の半導体記憶装置、 １３が複合半
導体記憶装置である。簡単に説明するため入力アドレス
端子、出力端子とも４端子づつであり、チップ選択端子
は各１端子もって匹る場合である。入力端子名を１−Ａ
ｌｚ、２−ム３２．８−Ａｄｚ、 ４−Ａ、３、ｌ′−
人１丁、２−ム！丁、８−ム婁工、４′−ム４！、出力
端子名を５− ’ｌｅｇ ６− ’！ｌ ７− ｏｓｚ
、 ８−ｏ、ｇ＃ ５’−’１” ａ ６’−ｏｌ”
ａ ７’−ＯＭ”ｈ ８’−〇４丁チップ選択端子を９
−０８１ 、１（１−Ｃ８２とすると本来はｌ−１１（
ム１ｚ−ム１”） ｅ ２−２°（Ａｍｇ−ｊｈＹ ）
ｅ ８−８’（ム３ｚ−ムｓＹ） 、 ４−４’（ム
４ｚ−ム４Ｙ） ｓ ５−５’（Ｏｌｚ−ｏｌ”） ＃
６−６’（Ｏｓｚ−Ｏｓｙ） ｊ ７−７’（０３ｇ
−ｏ、７ ）、 ８−８’（０４ｚ −０４りと接続し
なけｈばｅらなｔ、−＝が本発明のように個々の半導体
記憶装置の入出力端子名にこだわらなめで結線すれば、
二層配線上のスルーホールを減少でき配線効率をあげる
ことができる。実施例では１−４’、 ２−８’、 ８
−２’。
導体記憶装置である。簡単に説明するため入力アドレス
端子、出力端子とも４端子づつであり、チップ選択端子
は各１端子もって匹る場合である。入力端子名を１−Ａ
ｌｚ、２−ム３２．８−Ａｄｚ、 ４−Ａ、３、ｌ′−
人１丁、２−ム！丁、８−ム婁工、４′−ム４！、出力
端子名を５− ’ｌｅｇ ６− ’！ｌ ７− ｏｓｚ
、 ８−ｏ、ｇ＃ ５’−’１” ａ ６’−ｏｌ”
ａ ７’−ＯＭ”ｈ ８’−〇４丁チップ選択端子を９
−０８１ 、１（１−Ｃ８２とすると本来はｌ−１１（
ム１ｚ−ム１”） ｅ ２−２°（Ａｍｇ−ｊｈＹ ）
ｅ ８−８’（ム３ｚ−ムｓＹ） 、 ４−４’（ム
４ｚ−ム４Ｙ） ｓ ５−５’（Ｏｌｚ−ｏｌ”） ＃
６−６’（Ｏｓｚ−Ｏｓｙ） ｊ ７−７’（０３ｇ
−ｏ、７ ）、 ８−８’（０４ｚ −０４りと接続し
なけｈばｅらなｔ、−＝が本発明のように個々の半導体
記憶装置の入出力端子名にこだわらなめで結線すれば、
二層配線上のスルーホールを減少でき配線効率をあげる
ことができる。実施例では１−４’、 ２−８’、 ８
−２’。
４−１’、 ５−８’、 ６−７’、 ７−６’、 ８
−５’と結線しである。 １’４は１１ 、１２と同じ
側０配線層、 １３は裏側の配線層、 １５は表、裏の
配線１４ 、１３を接続するスルーホール箇処であるｍ
Ｉ’ｓ ２”ｓ ８’ｍ ４’＊ ５”ｓ６’、 ７
’、 ８’は複合半導体装置としての入出力端子名で個
々の半導体記憶！！［の方法の端子名称に同じにしても
良く、全く異なることも可能である。
−５’と結線しである。 １’４は１１ 、１２と同じ
側０配線層、 １３は裏側の配線層、 １５は表、裏の
配線１４ 、１３を接続するスルーホール箇処であるｍ
Ｉ’ｓ ２”ｓ ８’ｍ ４’＊ ５”ｓ６’、 ７
’、 ８’は複合半導体装置としての入出力端子名で個
々の半導体記憶！！［の方法の端子名称に同じにしても
良く、全く異なることも可能である。
ランダムアクセスメモリ（ＲＡＭ）の場合は指定された
入出力に対して５個々の半導体記憶装置の中で記憶され
る領域が異なるだけで入出力からみれば全く同等の動作
が可能であり、リードオンリーメモリ（ＲＯＭ）の場合
は２個々のＲＯＭが持っていた入出力端子を複合半導体
記憶装置としての入出力端子に対応させて、ＲＯＭデー
タを配置しなおしたものを使用すれば良く、この変換は
容易に行なうことができる。
入出力に対して５個々の半導体記憶装置の中で記憶され
る領域が異なるだけで入出力からみれば全く同等の動作
が可能であり、リードオンリーメモリ（ＲＯＭ）の場合
は２個々のＲＯＭが持っていた入出力端子を複合半導体
記憶装置としての入出力端子に対応させて、ＲＯＭデー
タを配置しなおしたものを使用すれば良く、この変換は
容易に行なうことができる。
上記のようＶＣ＠成された複合半導体記憶装置はＲＡＭ
、ＲＯＭいずれも個々の半導体記憶装置の入出力端子
配置にこだわらず結線していくことが可能であり、本！
ｊ！施例の他、入出力端子を多ければ多いほどまた個々
の半導体記憶装置を多数使用するはど、配線の自由度が
良くなり、配線領域の面積が減少し、スルーホールの個
数も減少し信頼性も向上する１本１ｊ！ｍ例ではスルー
ホールが１８コからｌＯコに減少している。又今回は二
層配線で説明したが複雑になるにつれ８層、４層と要理
配線が必要となってくるが１本発明の方法により配線層
数も減少することができる。
、ＲＯＭいずれも個々の半導体記憶装置の入出力端子
配置にこだわらず結線していくことが可能であり、本！
ｊ！施例の他、入出力端子を多ければ多いほどまた個々
の半導体記憶装置を多数使用するはど、配線の自由度が
良くなり、配線領域の面積が減少し、スルーホールの個
数も減少し信頼性も向上する１本１ｊ！ｍ例ではスルー
ホールが１８コからｌＯコに減少している。又今回は二
層配線で説明したが複雑になるにつれ８層、４層と要理
配線が必要となってくるが１本発明の方法により配線層
数も減少することができる。
ｇ１図Ｆｉ、本発明にかかる複合半導体記憶装置の配線
図 第２図は、従来の複合半導体配線図 １１ 、１２ ：個々の半導体記憶製蓋１３：複合半導
体記憶装置 １〜４，１′〜４１：個々の半導体記憶装置の入力端子 ５〜８，６′〜８１二個々の半導体記憶装置の出力端子 以上
図 第２図は、従来の複合半導体配線図 １１ 、１２ ：個々の半導体記憶製蓋１３：複合半導
体記憶装置 １〜４，１′〜４１：個々の半導体記憶装置の入力端子 ５〜８，６′〜８１二個々の半導体記憶装置の出力端子 以上
Claims (1)
- 複数の半導体記憶装置を結線実装し、大容量記憶装置
を構成する複合半導体記憶装置において、個々の半導体
記憶装置の少なくとも１カ所の異なるアドレス入力端子
又は、少なくとも１カ所の異なる出力端子を外部結線す
る、ことを特徴とする複合半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9689085A JP2587611B2 (ja) | 1985-05-08 | 1985-05-08 | 電子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9689085A JP2587611B2 (ja) | 1985-05-08 | 1985-05-08 | 電子装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61255058A true JPS61255058A (ja) | 1986-11-12 |
| JP2587611B2 JP2587611B2 (ja) | 1997-03-05 |
Family
ID=14176977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9689085A Expired - Lifetime JP2587611B2 (ja) | 1985-05-08 | 1985-05-08 | 電子装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2587611B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59171196A (ja) * | 1983-03-17 | 1984-09-27 | 富士通株式会社 | 多層セラミツク基板 |
-
1985
- 1985-05-08 JP JP9689085A patent/JP2587611B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59171196A (ja) * | 1983-03-17 | 1984-09-27 | 富士通株式会社 | 多層セラミツク基板 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2587611B2 (ja) | 1997-03-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |