JPS61248138A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS61248138A JPS61248138A JP60089303A JP8930385A JPS61248138A JP S61248138 A JPS61248138 A JP S61248138A JP 60089303 A JP60089303 A JP 60089303A JP 8930385 A JP8930385 A JP 8930385A JP S61248138 A JPS61248138 A JP S61248138A
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- terminal
- signal
- output terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関する。
従来の半導体集積回路は、出力端子が接地された状態に
なっているか否かを検出する回路を有していない。
なっているか否かを検出する回路を有していない。
上述の従来の半導体集積回路は、コンピュータ等の装置
に組込まれた後に誤動作を生じてもその原因を究明する
のは困難である。特にコンピュータ等の装置側の誤配線
により出力端子が接地された状態になっているため誤動
作を生じる場合でもその出力端子の接地状態を究明する
のは困難である。
に組込まれた後に誤動作を生じてもその原因を究明する
のは困難である。特にコンピュータ等の装置側の誤配線
により出力端子が接地された状態になっているため誤動
作を生じる場合でもその出力端子の接地状態を究明する
のは困難である。
本発明の目的は、出力端子が接地されているか否かを容
易に検出でき、誤配線により出力端子が接地されていて
誤動作する場合は、容易にその誤動作の原因を究明でき
る半導体集積回路を提供することにある。
易に検出でき、誤配線により出力端子が接地されていて
誤動作する場合は、容易にその誤動作の原因を究明でき
る半導体集積回路を提供することにある。
入力し出力端子に出力する第１の電流切換型出力回路と
、前記入力信号と前記出力端子の信号を入力する第２の
電流切換型出力回路と、この第２の電流切換型出力回路
の出力信号を受けるフリップ７０ツブとを含んで構成さ
れる。
、前記入力信号と前記出力端子の信号を入力する第２の
電流切換型出力回路と、この第２の電流切換型出力回路
の出力信号を受けるフリップ７０ツブとを含んで構成さ
れる。
第１図は本発明の一実施例を示す回路図である。
半導体集積回路の内部回路から発生する論理信号は同じ
半導体集積回路上の出力ブロックＡ１０入力１へ入る。
半導体集積回路上の出力ブロックＡ１０入力１へ入る。
入力１はトランジスタＱｌのベースへ入り、抵抗Ｒ１と
で構成された第１のエミッタフォロワー回路の入力とな
る。このエミッタフォロワー回路の出力２はトランジス
タψとＱｓのベースに入っている。トランジスタ中はベ
ースに基準電圧ＶＲの印加されたトランジスタＱ３と抵
抗Ｒ２と定電流源Ｃ１とで第１の電流切換型（以下ＣＭ
Ｌと言う）出力回路を構成している。ここで抵抗Ｒ２と
トランジスタφのコレクタとの接続点はとのＣＭＬ出力
回路の出力であシ、出力端子３で半導体集積回路の外部
信号となる。また出力端子３はトランジスタＱ４のベー
スへ接続されておす、トランジスタＱ４と抵抗Ｒ３とＲ
４で構成される第２のエミッタフォロワー回路の入力と
なる。また、抵抗Ｒ３とＲ４の接続点５はこの第２のエ
ミッタフォロワー回路の出力であり、トランジスタＱ６
のベースへ入っている。さらにここでトランジスタ
Ｑ６はトランジスタＱ５％定電流源Ｃ２と共に第２のＣ
ＭＬ検出回路を構成している。このＣＭＬ検出回路の出
力となっているトランジスタＱ６のコレクタは他の複数
の出力ブロックと共にブロックＡ１・・・Ａ、と抵抗Ｒ
ｓ、ダイオードＤｔの接続点６で共通接続されている。
で構成された第１のエミッタフォロワー回路の入力とな
る。このエミッタフォロワー回路の出力２はトランジス
タψとＱｓのベースに入っている。トランジスタ中はベ
ースに基準電圧ＶＲの印加されたトランジスタＱ３と抵
抗Ｒ２と定電流源Ｃ１とで第１の電流切換型（以下ＣＭ
Ｌと言う）出力回路を構成している。ここで抵抗Ｒ２と
トランジスタφのコレクタとの接続点はとのＣＭＬ出力
回路の出力であシ、出力端子３で半導体集積回路の外部
信号となる。また出力端子３はトランジスタＱ４のベー
スへ接続されておす、トランジスタＱ４と抵抗Ｒ３とＲ
４で構成される第２のエミッタフォロワー回路の入力と
なる。また、抵抗Ｒ３とＲ４の接続点５はこの第２のエ
ミッタフォロワー回路の出力であり、トランジスタＱ６
のベースへ入っている。さらにここでトランジスタ
Ｑ６はトランジスタＱ５％定電流源Ｃ２と共に第２のＣ
ＭＬ検出回路を構成している。このＣＭＬ検出回路の出
力となっているトランジスタＱ６のコレクタは他の複数
の出力ブロックと共にブロックＡ１・・・Ａ、と抵抗Ｒ
ｓ、ダイオードＤｔの接続点６で共通接続されている。
さらにこの接続点６はインバータＧｌに入り、反転論理
比カフとなって、フリップフロップ引に入る。ここでの
フリップフロップＢ１はリセットとセット入力をもつフ
リップフロップであ多端子８はリセット端子であり、前
記の反転論理比カフはセット入力となる。さらにフリッ
プフロップＢ＋の出力は端子９に接続されている。
比カフとなって、フリップフロップ引に入る。ここでの
フリップフロップＢ１はリセットとセット入力をもつフ
リップフロップであ多端子８はリセット端子であり、前
記の反転論理比カフはセット入力となる。さらにフリッ
プフロップＢ＋の出力は端子９に接続されている。
これらによシ、半導体集積回路の内部論理信号は出力ブ
ロック内の第１のエミッタフォロワー回路を通り、さら
にＣＭＬ出力回路を通って出力端子３に現われる。また
一方出力端子３の信号は第２のエミッタフォロワー回路
を通って、第１のエミッタフォロワー回路の出力信号と
共に、出力端子３の接地又は非接地を検出するための回
路であるＣＭＬ検出回路に入る。さらにこのＣＭＬ検出
回路は他の出力ブロックと共に共通接続され、インベー
タを通ってフリップフロップ回路の入力となる。従って
、出力端子の接地検出結果はフリップフロップの論理状
態で示すことが出来る。次に第２図と第３図を用いて第
１図に示す半導体集積回路の動作を説明する。
ロック内の第１のエミッタフォロワー回路を通り、さら
にＣＭＬ出力回路を通って出力端子３に現われる。また
一方出力端子３の信号は第２のエミッタフォロワー回路
を通って、第１のエミッタフォロワー回路の出力信号と
共に、出力端子３の接地又は非接地を検出するための回
路であるＣＭＬ検出回路に入る。さらにこのＣＭＬ検出
回路は他の出力ブロックと共に共通接続され、インベー
タを通ってフリップフロップ回路の入力となる。従って
、出力端子の接地検出結果はフリップフロップの論理状
態で示すことが出来る。次に第２図と第３図を用いて第
１図に示す半導体集積回路の動作を説明する。
第２図は出力端子３が非接地の状態、すなわち正常使用
状態の動作を示す波形図である。入力端子１にハイレベ
ル（以下Ｈレベルと言う）がＱＶ。
状態の動作を示す波形図である。入力端子１にハイレベ
ル（以下Ｈレベルと言う）がＱＶ。
ローレベル（以下Ｌレベルと言う）がｖＩである信号が
入力された時、端子２には端子１のレベルに対してトラ
ンジスタＱｌのベースとエミッタ間順方向電圧ＶＦＩだ
けレベルの下がったＨレベルがＶＦζＬレベルがＶｒ＋
＋Ｖｔの同相の信号が現われる。
入力された時、端子２には端子１のレベルに対してトラ
ンジスタＱｌのベースとエミッタ間順方向電圧ＶＦＩだ
けレベルの下がったＨレベルがＶＦζＬレベルがＶｒ＋
＋Ｖｔの同相の信号が現われる。
さらに端子２の信号を入力とするＣＭＬ出力回路はトラ
ンジスタＱ３のベースに入る基準電圧ＶＲがはぼＶＦ
ｌ ＋ ２ に設定されているため出力端子３にはＨ
レベルがＯＶ、Ｌレベルがｖ２である端子２と同相の出
力信号が発生する。さらに出力端子３端子３に対してト
ランジスタＱ４のベースとエミッタ間順方向電圧ＶＦ４
及びトランジスタＱ４のエミッタ電流Ｉ４と抵抗Ｒ３で
きまるレベルだけ下かった、Ｈレベル１）＝Ｖｙ４＋
Ｉ３ ｘ Ｒ３，Ｌ ｖヘルカＶＦ４＋ Ｉ３ Ｘ Ｒ
３＋ Ｖ２となる同相の信号が発生する。
ンジスタＱ３のベースに入る基準電圧ＶＲがはぼＶＦ
ｌ ＋ ２ に設定されているため出力端子３にはＨ
レベルがＯＶ、Ｌレベルがｖ２である端子２と同相の出
力信号が発生する。さらに出力端子３端子３に対してト
ランジスタＱ４のベースとエミッタ間順方向電圧ＶＦ４
及びトランジスタＱ４のエミッタ電流Ｉ４と抵抗Ｒ３で
きまるレベルだけ下かった、Ｈレベル１）＝Ｖｙ４＋
Ｉ３ ｘ Ｒ３，Ｌ ｖヘルカＶＦ４＋ Ｉ３ Ｘ Ｒ
３＋ Ｖ２となる同相の信号が発生する。
ココｆｔ１＝Ｖ２ 、 Ｖｐｔ ＝ＶＦ４ 、 Ｉ
３ｘ Ｒ３＝Ｌトすると、ＣＭＬ検出回路に入る端子２
０入力は端子■１ ５０入力に比較して常にＴだけ高くなる。このため定電
流源Ｃ２の電流工２はトランジスタＱ５を流れる。この
ことから全ての出力ブロックＡｌ・・・Ａ、の出力端子
が非接地である場合、共通接地点６は常にＨレベルのＯ
ｖとなり、インバータＧ＋の出カフもＬレベルとなる。
３ｘ Ｒ３＝Ｌトすると、ＣＭＬ検出回路に入る端子２
０入力は端子■１ ５０入力に比較して常にＴだけ高くなる。このため定電
流源Ｃ２の電流工２はトランジスタＱ５を流れる。この
ことから全ての出力ブロックＡｌ・・・Ａ、の出力端子
が非接地である場合、共通接地点６は常にＨレベルのＯ
ｖとなり、インバータＧ＋の出カフもＬレベルとなる。
従って７リツプフロツプＢ１は第２図に示される様に端
子８でリセットされた状態となり、その出力９は常にＨ
レベルを保持し、出力端子が非接地であることを示す。
子８でリセットされた状態となり、その出力９は常にＨ
レベルを保持し、出力端子が非接地であることを示す。
次に出力端子３がグランドレベルに接地された状態の動
作を第３図を用いて説明する。入方端子１及び端子２の
動作は第２図と同様である。しかし出力端子３が外部の
要因によってグランドレベルに接地された場合、出力端
子３は常にＨレベルのＯｖに固定される。従って第２の
エミッタフォロワー回路の出力５は常にＶＦ４ ＋ Ｉ
３ Ｘ Ｒｓのレベルに固定されたままとなる。ここで
第２図で説明した様に、トランジスタＱｌ 、！： Ｑ
４のエミッタとベース間順方向電圧ＶＦＩとＶＦ４を等
しいものとし、また路の電流Ｉ２は、端子２がＨレベル
のとき、端子５よ多端子２０レベルが高いためトランジ
スタＱ５を流れ、端子２がＬレベルのとき逆に端子５の
レベルが高いためトランジスタＱ６を流れる。従って共
通接続点６は端子２がＬレベルのとき電流工２と抵抗Ｒ
ｓできまるレベルが発生することになる。
作を第３図を用いて説明する。入方端子１及び端子２の
動作は第２図と同様である。しかし出力端子３が外部の
要因によってグランドレベルに接地された場合、出力端
子３は常にＨレベルのＯｖに固定される。従って第２の
エミッタフォロワー回路の出力５は常にＶＦ４ ＋ Ｉ
３ Ｘ Ｒｓのレベルに固定されたままとなる。ここで
第２図で説明した様に、トランジスタＱｌ 、！： Ｑ
４のエミッタとベース間順方向電圧ＶＦＩとＶＦ４を等
しいものとし、また路の電流Ｉ２は、端子２がＨレベル
のとき、端子５よ多端子２０レベルが高いためトランジ
スタＱ５を流れ、端子２がＬレベルのとき逆に端子５の
レベルが高いためトランジスタＱ６を流れる。従って共
通接続点６は端子２がＬレベルのとき電流工２と抵抗Ｒ
ｓできまるレベルが発生することになる。
さらに接続点６の信号はインバータＧ＋によ多端子７の
反転信号となる。ここで第２図の説明で述べた様にリセ
ット端子８によってあらかじめフリップフロップＢ１を
リセットしているものとすると、フリップフロップの出
力信号９はリセット状態のＨレベルから端子７によるセ
ット状態のＬレベルに変化することになる。
反転信号となる。ここで第２図の説明で述べた様にリセ
ット端子８によってあらかじめフリップフロップＢ１を
リセットしているものとすると、フリップフロップの出
力信号９はリセット状態のＨレベルから端子７によるセ
ット状態のＬレベルに変化することになる。
また、第１図から判る様に共通接続点６には複数の出力
ブロックＡ１・・・ＡｎのＣＭＬ検出回路の出力が共通
に接続されているので各出力ブロックのどれか１か所以
上の出力端子が接地された場合、その状態を検出しフリ
ップフロップの出力９にＬレベルとして接地結果を示す
ことになる。
ブロックＡ１・・・ＡｎのＣＭＬ検出回路の出力が共通
に接続されているので各出力ブロックのどれか１か所以
上の出力端子が接地された場合、その状態を検出しフリ
ップフロップの出力９にＬレベルとして接地結果を示す
ことになる。
以上説明したように本発明は、入力信号を入力して出力
端子に出力する第１の電流切換型出力回路と入力信号と
出力端子の信号を入力する第２の電流切換型出力回路と
を設けることによシ出力端子が接地されていることを検
出し、検出結果を外部信号として取り出すことが出来る
効果がある。
端子に出力する第１の電流切換型出力回路と入力信号と
出力端子の信号を入力する第２の電流切換型出力回路と
を設けることによシ出力端子が接地されていることを検
出し、検出結果を外部信号として取り出すことが出来る
効果がある。
従って半導体集積回路を組み込んだ装置が誤動作する場
合に、その原因が誤配線等によシ半導体集積回路の出力
端子が接地状態になっているためか否かを容易に判定で
きる。
合に、その原因が誤配線等によシ半導体集積回路の出力
端子が接地状態になっているためか否かを容易に判定で
きる。
第１図は本発明の一実施例を示す回路図、第２図は出力
端子が非接地状態における第１図に示す実施例の各点の
動作を示す波形図、第３図は出力端子が接地状態におけ
る第１図に示す実施例の各点の動作を示す波形図である
。 Ａ１・・Ａ、・・・・・・出力ブロック、Ｇ＋・・・・
・・インバータ、Ｂし・・・・・セットとリセット型７
リツプフロツスＱｌ、 Ｑ２． Ｑ３． Ｑ４． Ｑ５
． Ｑ６・・・・・・トランジスタ、Ｒｔ。 Ｒ２，Ｒ３，Ｒ４，Ｒ５・・・・・・抵抗、ダイオード
・・・・・・ＤＩ。 １．２，４，５．７・・・・・・端子、３・・・・・・
出力端子、６・・・・・・共通接続点、８・・・・・・
リセット端子、９・・・・・・フリップ７０ツブ出力端
子、Ｃ１，Ｃ２・・・・・・定電流源、Ｉｆ、 Ｉ２．
Ｉ３・・・・・・電流、ＶＲ・・・・・・基準電圧、
Ｖｗｗ−・・・・・電源電圧。 代理人 弁理士 内 原 晋、、、’、−”：、
、、、、。 ゛（ 舞１図 第２図 第３図 出ｈ Ｓ
！＃４＋Ｔ３ｘＲ３出ｈ’ｆ Ｗ−土
一一
端子が非接地状態における第１図に示す実施例の各点の
動作を示す波形図、第３図は出力端子が接地状態におけ
る第１図に示す実施例の各点の動作を示す波形図である
。 Ａ１・・Ａ、・・・・・・出力ブロック、Ｇ＋・・・・
・・インバータ、Ｂし・・・・・セットとリセット型７
リツプフロツスＱｌ、 Ｑ２． Ｑ３． Ｑ４． Ｑ５
． Ｑ６・・・・・・トランジスタ、Ｒｔ。 Ｒ２，Ｒ３，Ｒ４，Ｒ５・・・・・・抵抗、ダイオード
・・・・・・ＤＩ。 １．２，４，５．７・・・・・・端子、３・・・・・・
出力端子、６・・・・・・共通接続点、８・・・・・・
リセット端子、９・・・・・・フリップ７０ツブ出力端
子、Ｃ１，Ｃ２・・・・・・定電流源、Ｉｆ、 Ｉ２．
Ｉ３・・・・・・電流、ＶＲ・・・・・・基準電圧、
Ｖｗｗ−・・・・・電源電圧。 代理人 弁理士 内 原 晋、、、’、−”：、
、、、、。 ゛（ 舞１図 第２図 第３図 出ｈ Ｓ
！＃４＋Ｔ３ｘＲ３出ｈ’ｆ Ｗ−土
一一
Claims (1)
- 内部回路からの入力信号と基準電圧を入力し出力端子
に出力する第１の電流切換型出力回路と、前記入力信号
と前記出力端子の信号を入力する第２の電流切換型出力
回路と、この第２の電流切換型出力回路の出力信号を受
けるフリップフロップとを含むことを特徴とする半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60089303A JPH0782069B2 (ja) | 1985-04-25 | 1985-04-25 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60089303A JPH0782069B2 (ja) | 1985-04-25 | 1985-04-25 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61248138A true JPS61248138A (ja) | 1986-11-05 |
| JPH0782069B2 JPH0782069B2 (ja) | 1995-09-06 |
Family
ID=13966896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60089303A Expired - Lifetime JPH0782069B2 (ja) | 1985-04-25 | 1985-04-25 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0782069B2 (ja) |
-
1985
- 1985-04-25 JP JP60089303A patent/JPH0782069B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0782069B2 (ja) | 1995-09-06 |
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