JPS61235971A - 同時駆動検出回路付きバス駆動回路 - Google Patents
同時駆動検出回路付きバス駆動回路Info
- Publication number
- JPS61235971A JPS61235971A JP7642785A JP7642785A JPS61235971A JP S61235971 A JPS61235971 A JP S61235971A JP 7642785 A JP7642785 A JP 7642785A JP 7642785 A JP7642785 A JP 7642785A JP S61235971 A JPS61235971 A JP S61235971A
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- JP
- Japan
- Prior art keywords
- bus
- circuit
- drive
- output
- simultaneous
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は多数の独立した単位装置からの出力が同一のバ
スラインに接続される装置たとえば時分割多重化装置等
でのバスライン上のデータ衝突検出および不良動作箇所
の同定に好適な同時駆動検出回路付きバス駆動回路に関
する。
スラインに接続される装置たとえば時分割多重化装置等
でのバスライン上のデータ衝突検出および不良動作箇所
の同定に好適な同時駆動検出回路付きバス駆動回路に関
する。
従来のこの種の装置では例えば特開昭５９−１２３９１
９ 号公報「ハイウェイ監視装置」に示されるように、
バスライン上で非常に稀に起るデータの衝突すなわちバ
スの同時駆動の検出に対して、そのデータを記碌する等
の非常に大がかりな回路を必要としていた。なお本発明
に類すするものとしては他に特開昭５９−１２８６２０
号公報「衝突防止機能付信号線切替装置」等も挙げられ
る。
９ 号公報「ハイウェイ監視装置」に示されるように、
バスライン上で非常に稀に起るデータの衝突すなわちバ
スの同時駆動の検出に対して、そのデータを記碌する等
の非常に大がかりな回路を必要としていた。なお本発明
に類すするものとしては他に特開昭５９−１２８６２０
号公報「衝突防止機能付信号線切替装置」等も挙げられ
る。
本発明の目的は経済的でかつ不具合い箇所が直ちに判明
しバスライン上のデータの衝突すなわちバスの同時駆動
の検出が可能な同時駆動検出回路付きバス駆動回路を提
供するＫある。
しバスライン上のデータの衝突すなわちバスの同時駆動
の検出が可能な同時駆動検出回路付きバス駆動回路を提
供するＫある。
本発明は、制御入力が出力を可としている場合にバス駆
動素子の出力がデータ入力と同一になり、これが偽とな
るのが同一バスラインに接続されている他のバス駆動素
子の制御入力が出力を可としている場合すなわちバスが
同時駆動された場合でかつその２つのバス駆動素子のデ
ータ入力が異なる場合であって、一般にデータ入力は１
”と′０”が相関なく入力されるので２つのバス駆動素
子により同時駆動された場合にはそのどちらのバス駆動
素子においてもデータ入力と出力の不一致が起ることを
十分な長さの入力データ系列に対して期待できることに
着目し、それぞれのバス駆動素子にそのデータ入力と出
力を比較して不一致を検出する回路を設け、その不一致
を検出して記録保持することによりバス駆動素子対応に
同時駆動が起ったことを容易に検出できるようにした同
時駆動検出回路付きバス駆動回路である。
動素子の出力がデータ入力と同一になり、これが偽とな
るのが同一バスラインに接続されている他のバス駆動素
子の制御入力が出力を可としている場合すなわちバスが
同時駆動された場合でかつその２つのバス駆動素子のデ
ータ入力が異なる場合であって、一般にデータ入力は１
”と′０”が相関なく入力されるので２つのバス駆動素
子により同時駆動された場合にはそのどちらのバス駆動
素子においてもデータ入力と出力の不一致が起ることを
十分な長さの入力データ系列に対して期待できることに
着目し、それぞれのバス駆動素子にそのデータ入力と出
力を比較して不一致を検出する回路を設け、その不一致
を検出して記録保持することによりバス駆動素子対応に
同時駆動が起ったことを容易に検出できるようにした同
時駆動検出回路付きバス駆動回路である。
以下に本発明の一実施例を矛１図および矛２図により説
明する。
明する。
第１図は本発明による同時駆動検出回路付きバス駆動回
路の一実施例を示す回路図である。
路の一実施例を示す回路図である。
第１図において、１はバス駆動素子、２は排他論理和回
路、３は論理積素子、４．５は各同時駆動検出回路付き
バス駆動回路、６．７は各同時駆動検出フリップフロッ
プ、８．９は各論理積素子である。ａｌ、Ｃ２は各デー
タ入力（線）、ｂｌ。
路、３は論理積素子、４．５は各同時駆動検出回路付き
バス駆動回路、６．７は各同時駆動検出フリップフロッ
プ、８．９は各論理積素子である。ａｌ、Ｃ２は各デー
タ入力（線）、ｂｌ。
ｂ２は各制御入力（線）＋ｃ１＊ｃ２は各バス駆動素子
１などの出力（線）、ｃｔｌ、ｃｔ２は各同時駆動検出
回路付きバス駆動回路４．５の同時駆動検出出力（Ｍ）
、ｅｌ＃ Ｃ２は各同時駆動検出フリップフロップ６．
７の検出タイミングを与える基本タロツク、ｆはバスラ
イン、ｔｌ。
１などの出力（線）、ｃｔｌ、ｃｔ２は各同時駆動検出
回路付きバス駆動回路４．５の同時駆動検出出力（Ｍ）
、ｅｌ＃ Ｃ２は各同時駆動検出フリップフロップ６．
７の検出タイミングを与える基本タロツク、ｆはバスラ
イン、ｔｌ。
ｔ２は各同時駆動検出フリップフロップへ７のＱ出力、
ＪＬｌ、、ｔ２は各同時駆動検出フリップ７０ツブへ
７のクロック入力（信号）である。
ＪＬｌ、、ｔ２は各同時駆動検出フリップ７０ツブへ
７のクロック入力（信号）である。
各同時駆動検出回路付きバス駆動回路４．５などは制御
入力ｂ１．ｂ２を制御することにより出力Ｃ１，Ｃ２を
高インピーダンスにして各出力ＣＩ、０２に接続されて
いるバスラインｆから入力側を電気的に切り離したり、
各制御入力ｂ１、ｂ２が出力を可とする場合に各データ
入力ａ１．ａ２の信号により出力ｃｌｓ Ｃ２を介して
バスラインｆを駆動することのできるバス駆動素子１と
、上記各データ入力ａ１．ａ２とバスラインｆに接続し
た各出力ｃ１＋ Ｃ２とを２つの入力として２入力の
排他的論理和を作り出力する排他的論理和回路２と、こ
の排他的論理和回路２の出力とバス駆動素子１などの制
御入力ｂ１．ｂ２とを２つの入力として２入力の論理積
を作り同時駆動検出出力ｄ１．ｄ２を出力する論理積素
子３とから構成され、この同時駆動検出回路付きバス駆
動回路４．５などを複数個接続したバスラインｆ上に複
数個のバス駆動素子１などから出力線ｃｌ＋ Ｃ２など
により同時出力がなされたことを検出する機能をもつ。
入力ｂ１．ｂ２を制御することにより出力Ｃ１，Ｃ２を
高インピーダンスにして各出力ＣＩ、０２に接続されて
いるバスラインｆから入力側を電気的に切り離したり、
各制御入力ｂ１、ｂ２が出力を可とする場合に各データ
入力ａ１．ａ２の信号により出力ｃｌｓ Ｃ２を介して
バスラインｆを駆動することのできるバス駆動素子１と
、上記各データ入力ａ１．ａ２とバスラインｆに接続し
た各出力ｃ１＋ Ｃ２とを２つの入力として２入力の
排他的論理和を作り出力する排他的論理和回路２と、こ
の排他的論理和回路２の出力とバス駆動素子１などの制
御入力ｂ１．ｂ２とを２つの入力として２入力の論理積
を作り同時駆動検出出力ｄ１．ｄ２を出力する論理積素
子３とから構成され、この同時駆動検出回路付きバス駆
動回路４．５などを複数個接続したバスラインｆ上に複
数個のバス駆動素子１などから出力線ｃｌ＋ Ｃ２など
により同時出力がなされたことを検出する機能をもつ。
各同時駆動検出回路付きバス駆動回路４．５の同時駆動
検出出力（線）ｄｌ、ｄ２は各同時駆動検出フリップ７
０ツブへ７のデータ入力端子りに接続されるとともに、
各同時駆動検出クリップフロップ６．７の検出タイミン
グを与える基本クロックｅ１．ｅ２と各７リツプフロツ
プ６゜７のＱ出力とを２入力とする論理積素子８，９の
出力のクロック入力信号Ｌ１． Ｌ２が各同時駆動検
出フリップフロップ６．７のクロック入力端子ＣＫに接
続され、これらの各フリップ７０ツブ６．７のＱ出力？
１．１２は同時駆動が検出されると論理１１″に保持さ
れるとともに、各論理積素子８．９は各出力１１．１２
が論理″′１”になったのちクロック入力信号４１．Ｊ
２を論理″０”に保つためのゲートとして機能する。
検出出力（線）ｄｌ、ｄ２は各同時駆動検出フリップ７
０ツブへ７のデータ入力端子りに接続されるとともに、
各同時駆動検出クリップフロップ６．７の検出タイミン
グを与える基本クロックｅ１．ｅ２と各７リツプフロツ
プ６゜７のＱ出力とを２入力とする論理積素子８，９の
出力のクロック入力信号Ｌ１． Ｌ２が各同時駆動検
出フリップフロップ６．７のクロック入力端子ＣＫに接
続され、これらの各フリップ７０ツブ６．７のＱ出力？
１．１２は同時駆動が検出されると論理１１″に保持さ
れるとともに、各論理積素子８．９は各出力１１．１２
が論理″′１”になったのちクロック入力信号４１．Ｊ
２を論理″０”に保つためのゲートとして機能する。
第２図は第１図の回路の動作を例示する各部の信号波形
図で、第２図の符号は第１図の符号と各対応するものと
する。つぎ忙第２図により第１図の回路の動作を説明す
ると、バスライ／ｆとこれに接続する回路は基本クロッ
クｅ１゜Ｃ２に同期して動作していて、いま同時駆動検
出回路付きバス駆動回路４のバス駆動素子１のデータ入
力（線）ａｌに第２図の「データ１」に例示するような
一連の論理データが入力され、同時にバス駆動素子１を
制御する制御入力（！Ｉ）ｂｌに第２図のｂｌに例示す
るように出力を可とする論理“１″の制御信号が入力さ
れたとすると、このとき仮にバスラインｆが存在しなげ
ればバス駆動素子１の出力（線）ＣＩＫは第２図の（ｃ
ｌ）Ｋ仮に例、示するようなデータ入力（線）ａｌと一
致した出力が出るはずである。
図で、第２図の符号は第１図の符号と各対応するものと
する。つぎ忙第２図により第１図の回路の動作を説明す
ると、バスライ／ｆとこれに接続する回路は基本クロッ
クｅ１゜Ｃ２に同期して動作していて、いま同時駆動検
出回路付きバス駆動回路４のバス駆動素子１のデータ入
力（線）ａｌに第２図の「データ１」に例示するような
一連の論理データが入力され、同時にバス駆動素子１を
制御する制御入力（！Ｉ）ｂｌに第２図のｂｌに例示す
るように出力を可とする論理“１″の制御信号が入力さ
れたとすると、このとき仮にバスラインｆが存在しなげ
ればバス駆動素子１の出力（線）ＣＩＫは第２図の（ｃ
ｌ）Ｋ仮に例、示するようなデータ入力（線）ａｌと一
致した出力が出るはずである。
これと同時期に同時駆動検出回路付きバス駆動回路５の
データ入力（線）Ｃ２にも第２図の「データ２」に例示
するような「データ１」と異なる論理データが入力され
、同時に制御入力（線）ｂ２にも第２図のｂ２に例示す
るように出力を可とする論理″１”の制御信号が入力さ
れたとすると、このとき仮にバスラインｆが存在しなけ
ればバス駆動素子の出力（線）０２にも第２図の（Ｃ２
）に仮に例示するようなデータ入力（線）Ｃ２と一致し
た出力が出るはずである。しかし実際には複数の同時駆
動検出回路付きバス駆動回路４，５のバス駆動素子１な
どの複数の出力（線）ｃｌ、Ｃ２が１本のバスラインｆ
Ｋ接続されているので、第２図の（ｃ’ｌ）と（Ｃ２）
のワイヤード会オアの論理がとられて第２図のｆに例示
するような各データ入力（線）ａｌ、 ｅＬ２とは異な
る実際の出力ｆとなる。
データ入力（線）Ｃ２にも第２図の「データ２」に例示
するような「データ１」と異なる論理データが入力され
、同時に制御入力（線）ｂ２にも第２図のｂ２に例示す
るように出力を可とする論理″１”の制御信号が入力さ
れたとすると、このとき仮にバスラインｆが存在しなけ
ればバス駆動素子の出力（線）０２にも第２図の（Ｃ２
）に仮に例示するようなデータ入力（線）Ｃ２と一致し
た出力が出るはずである。しかし実際には複数の同時駆
動検出回路付きバス駆動回路４，５のバス駆動素子１な
どの複数の出力（線）ｃｌ、Ｃ２が１本のバスラインｆ
Ｋ接続されているので、第２図の（ｃ’ｌ）と（Ｃ２）
のワイヤード会オアの論理がとられて第２図のｆに例示
するような各データ入力（線）ａｌ、 ｅＬ２とは異な
る実際の出力ｆとなる。
このため各バス駆動素子１などの各データ入力（線）ａ
ｌ、ａ”ｌと出力（線）ｃｌ、Ｃ２とを２入力とする各
排他論理和回路２などは各データ入力ａ１．ａ’ｌと実
際の出力ｆとが一致している時には＠０′を出力し異な
っている時には′″１”を出力する。したがって各排他
的論理和回路２などの出力と各制御入力（線）ｂｌ、ｂ
２とを２入力とする各論理積素子３などは各バス駆動素
子１などを制御する制御入力（線）ｂｌ、ｂ２に出力を
可とする論理″′１″の制御信号が入力されている期間
の上記各排他論理和回路２などの不一致検出結果を出力
するので、各同時駆動検出回路付きバス駆動回路４，５
の同時駆動検出出力（線）ｄｌ、ｄ２には第２図のｄｌ
、ｄ２に例示するような論理″１”の同時駆動検出信号
が出力される。これらの各同時駆動検出出力（線）ｄｌ
、ｄ２に論理″′１″の同時駆動検出信号が現われると
、各同時駆動検出フリップフロップ６．７が各論理積素
子７，８を介して入力する基本クロックｅ １ ＃ ｅ
２の検出タイミングでセットされると同時に、各論理
積素子８．９の作用によって以降の基本りａツクｅｌ＋
Ｃ２が阻止されるため、各同時駆動検出フリップフロ
ップ６．７はセット状態を保持して各Ｑ出力ｐ１．ｐ２
は第２図のｙｌ、ｐ２に例示するような論理１１”の出
力状態となり、これＫより複数のバス駆動素子１などに
よるバスラインｆの同時駆動が起ったことが検出・記録
保持される。
ｌ、ａ”ｌと出力（線）ｃｌ、Ｃ２とを２入力とする各
排他論理和回路２などは各データ入力ａ１．ａ’ｌと実
際の出力ｆとが一致している時には＠０′を出力し異な
っている時には′″１”を出力する。したがって各排他
的論理和回路２などの出力と各制御入力（線）ｂｌ、ｂ
２とを２入力とする各論理積素子３などは各バス駆動素
子１などを制御する制御入力（線）ｂｌ、ｂ２に出力を
可とする論理″′１″の制御信号が入力されている期間
の上記各排他論理和回路２などの不一致検出結果を出力
するので、各同時駆動検出回路付きバス駆動回路４，５
の同時駆動検出出力（線）ｄｌ、ｄ２には第２図のｄｌ
、ｄ２に例示するような論理″１”の同時駆動検出信号
が出力される。これらの各同時駆動検出出力（線）ｄｌ
、ｄ２に論理″′１″の同時駆動検出信号が現われると
、各同時駆動検出フリップフロップ６．７が各論理積素
子７，８を介して入力する基本クロックｅ １ ＃ ｅ
２の検出タイミングでセットされると同時に、各論理
積素子８．９の作用によって以降の基本りａツクｅｌ＋
Ｃ２が阻止されるため、各同時駆動検出フリップフロ
ップ６．７はセット状態を保持して各Ｑ出力ｐ１．ｐ２
は第２図のｙｌ、ｐ２に例示するような論理１１”の出
力状態となり、これＫより複数のバス駆動素子１などに
よるバスラインｆの同時駆動が起ったことが検出・記録
保持される。
以上のように本発明によれば各バス駆動素子にそのデー
タ入力と出力との不一致を検出する回路を設は同時駆動
を起した複数のバス駆動素子の検出φ探知ができるので
、非常にまれに起るバスライン上のデータの衝突すなわ
ちバスの同時駆動の現象から直ちに不具合のバス駆動回
路を摘出することが経済的な回路構成で可能となる効果
がある。
タ入力と出力との不一致を検出する回路を設は同時駆動
を起した複数のバス駆動素子の検出φ探知ができるので
、非常にまれに起るバスライン上のデータの衝突すなわ
ちバスの同時駆動の現象から直ちに不具合のバス駆動回
路を摘出することが経済的な回路構成で可能となる効果
がある。
第１図は本発明による同時駆動検出回路付きバス駆動回
路の一実施例を示す回路図、第２図は第１図の各部動作
信号波形例図である。 １・・・バス駆動素子、２・・・排他論理和回路、３・
・・論理積素子、４．５−・・同時駆動検出回路付きバ
ス駆動回路、へ７・・・同時駆動検出フリップフロップ
、８．９・・・論理積素子、ｔｘｌ、Ｃ２・−・データ
入力（線）、ｂｌ、ｂ２・・・制御入力（線）、Ｃ１、
Ｃ２・・・出力線、ｄ １ 、 ｄ ２ ・・・同時駆
動検出出力（線）、ｅ １ ＊ ｅ ２ ・＝基本りｃ
ｌ７り、ｆ・・・バスライン。 第２図
路の一実施例を示す回路図、第２図は第１図の各部動作
信号波形例図である。 １・・・バス駆動素子、２・・・排他論理和回路、３・
・・論理積素子、４．５−・・同時駆動検出回路付きバ
ス駆動回路、へ７・・・同時駆動検出フリップフロップ
、８．９・・・論理積素子、ｔｘｌ、Ｃ２・−・データ
入力（線）、ｂｌ、ｂ２・・・制御入力（線）、Ｃ１、
Ｃ２・・・出力線、ｄ １ 、 ｄ ２ ・・・同時駆
動検出出力（線）、ｅ １ ＊ ｅ ２ ・＝基本りｃ
ｌ７り、ｆ・・・バスライン。 第２図
Claims (1)
- 制御入力に応じて出力を高インピーダンスにして出力に
接続されたバスラインから入力を電気的に切り離したり
データ入力によりバスラインを駆動するバス駆動素子と
、該バス駆動素子のデータ入力とその出力とを２入力と
してその排他論理和をとり出力する排他論理和回路と、
該排他論理和回路の出力と上記バス駆動素子の制御入力
とを２入力としてその論理積をとり出力して当該バス駆
動素子と他のバス駆動素子からのバスラインの同時駆動
を検出する論理積素子とから成る同時駆動検出回路付き
バス駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7642785A JPS61235971A (ja) | 1985-04-12 | 1985-04-12 | 同時駆動検出回路付きバス駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7642785A JPS61235971A (ja) | 1985-04-12 | 1985-04-12 | 同時駆動検出回路付きバス駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61235971A true JPS61235971A (ja) | 1986-10-21 |
Family
ID=13604870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7642785A Pending JPS61235971A (ja) | 1985-04-12 | 1985-04-12 | 同時駆動検出回路付きバス駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61235971A (ja) |
-
1985
- 1985-04-12 JP JP7642785A patent/JPS61235971A/ja active Pending
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