JPS61231182A - エツチング方法 - Google Patents
エツチング方法Info
- Publication number
- JPS61231182A JPS61231182A JP7227785A JP7227785A JPS61231182A JP S61231182 A JPS61231182 A JP S61231182A JP 7227785 A JP7227785 A JP 7227785A JP 7227785 A JP7227785 A JP 7227785A JP S61231182 A JPS61231182 A JP S61231182A
- Authority
- JP
- Japan
- Prior art keywords
- film
- mask
- etching
- etched
- antireflection film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- ing And Chemical Polishing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、例えばＬＳＩ等の微細配線形成に有効に利
用することができる改良されたエッチング方法に関する
ものである。
用することができる改良されたエッチング方法に関する
ものである。
この発明は、レジスト膜をマスクとしてその下の反射防
止膜を異方性エッチングで選択的に除去した後、レジス
ト膜及び反射防止膜をマスクとして被エッチ材ン選択的
にエッチすることにより高いエッチング初度が得られる
ようにしたものである。
止膜を異方性エッチングで選択的に除去した後、レジス
ト膜及び反射防止膜をマスクとして被エッチ材ン選択的
にエッチすることにより高いエッチング初度が得られる
ようにしたものである。
従来、ＬＳＩ＠Ｉｃおいて微細なバターニングン可能に
するため、ホトレジスト膜の下に予め反射防止膜（例え
ばＢＲ循ＥＲ５ＣＩＥＮＣＥ ＩＮＣ，から［ＡＲｃＪ
の名称で販売されているもの）を形成しておくことが知
られている。反射防止膜χホトレジスト膜の下に形成し
ておくと、半導体ウェハの表面形状等により生ずる散乱
反射光が反射防止ＭＩＫ吸収されるので、パターン転写
の梢度乞向上嘔せることができる。
するため、ホトレジスト膜の下に予め反射防止膜（例え
ばＢＲ循ＥＲ５ＣＩＥＮＣＥ ＩＮＣ，から［ＡＲｃＪ
の名称で販売されているもの）を形成しておくことが知
られている。反射防止膜χホトレジスト膜の下に形成し
ておくと、半導体ウェハの表面形状等により生ずる散乱
反射光が反射防止ＭＩＫ吸収されるので、パターン転写
の梢度乞向上嘔せることができる。
通常、レジストパターン形成にあたっては、牛導体ウェ
ハの表面に反射防止剤ヲ檗布した後ベーキングすること
ＶＣより反射防止膜を形成する。そして、反射防止膜に
重ねてホトレジスト膜ン形成してから、ホトレジスト膜
に所望のパターンを転写し、現像する。従来は、このホ
トレジストｍ９７の際に、現像液で反射防止膜ヲ違択的
にエッチ除去し、この後残存するホトレジスト謄及び反
射防止膜χマスクとして被エッチ材を選択的にエッチし
ていた。
ハの表面に反射防止剤ヲ檗布した後ベーキングすること
ＶＣより反射防止膜を形成する。そして、反射防止膜に
重ねてホトレジスト膜ン形成してから、ホトレジスト膜
に所望のパターンを転写し、現像する。従来は、このホ
トレジストｍ９７の際に、現像液で反射防止膜ヲ違択的
にエッチ除去し、この後残存するホトレジスト謄及び反
射防止膜χマスクとして被エッチ材を選択的にエッチし
ていた。
上記した従来技術によると、反射防止膜を現像液でエッ
チする際１反射防止膜がサイドエッチされるため、この
後の選択エッチングにおいてエッチング精度が低下する
という問題があった。
チする際１反射防止膜がサイドエッチされるため、この
後の選択エッチングにおいてエッチング精度が低下する
という問題があった。
従来、サイドエッチ量乞少なくするための対策としては
、（イ）イーキング温度乞管理する、（ロ）反射防止膜
を薄く（例えば０．５〔μｍ〕）する等の方法が採られ
ていた。しかしながら、（イ）の方法では、反射防止膜
のエッチレートがイーキング温度により大夷＜変化する
ため、きびしい管理が要求される不都合があった。また
、（ロ）の方法では、反射防止膜厚が薄いため、その上
にホトレジスト膜ケ形成坦 してもウェハ表面が半相とならず、パターン転写の精度
が低下する不都合があった。
、（イ）イーキング温度乞管理する、（ロ）反射防止膜
を薄く（例えば０．５〔μｍ〕）する等の方法が採られ
ていた。しかしながら、（イ）の方法では、反射防止膜
のエッチレートがイーキング温度により大夷＜変化する
ため、きびしい管理が要求される不都合があった。また
、（ロ）の方法では、反射防止膜厚が薄いため、その上
にホトレジスト膜ケ形成坦 してもウェハ表面が半相とならず、パターン転写の精度
が低下する不都合があった。
この発明は、上記した問題点を解決するためになされた
ものであって、反射防止膜のサイドエラチンなくシ、高
いエッチング精度を得ること７目的とするものであるう この発明によるエッチング方法は、パターニングしたレ
ジスト膜をマスクとして膜厚方向のエッチレートが大き
い異方性エッチングにより反射防止膜ヲ遇択的に除去し
た後、レジス１１及び反射防止膜をマスクとして被エッ
チ材ン選択的にエッチすることを特徴とするものである
。
ものであって、反射防止膜のサイドエラチンなくシ、高
いエッチング精度を得ること７目的とするものであるう この発明によるエッチング方法は、パターニングしたレ
ジスト膜をマスクとして膜厚方向のエッチレートが大き
い異方性エッチングにより反射防止膜ヲ遇択的に除去し
た後、レジス１１及び反射防止膜をマスクとして被エッ
チ材ン選択的にエッチすることを特徴とするものである
。
この発明の方法によると、反射防止膜を異方性エッチン
グで選択的に除去するので、サイドエッチが殆どなく、
この後の選択エッチ処理では高いエッチング精度が得ら
れる。
グで選択的に除去するので、サイドエッチが殆どなく、
この後の選択エッチ処理では高いエッチング精度が得ら
れる。
また、反射防止膜のエッチングに現像液を用いないので
、イーキング温度の管理にきびしさは要求されず、反射
防止膜厚も通宜厚くすることができる。
、イーキング温度の管理にきびしさは要求されず、反射
防止膜厚も通宜厚くすることができる。
第１図乃至第４図は、この発明の一実施例による配線形
成工程ン示すもので、各々の１奇に対応する工８（１）
〜（４）を１１１１次に説明でる。
成工程ン示すもので、各々の１奇に対応する工８（１）
〜（４）を１１１１次に説明でる。
（１１半導体基板１０の表面にｌ１ｊｔ久にＳ ｉ０２
等の絶縁膜１２、金属等の導電膜１４、反射防止膜１６
及びホトレジスト膜１８ヲ形成する。ここで、反射防止
膜は塗布した後、レジストの現像液でエッチングされな
いよう光分高温でベーキングする必要がある。
等の絶縁膜１２、金属等の導電膜１４、反射防止膜１６
及びホトレジスト膜１８ヲ形成する。ここで、反射防止
膜は塗布した後、レジストの現像液でエッチングされな
いよう光分高温でベーキングする必要がある。
（２）ホトレジス）ＢＩＸ１８に所望の配線／Ｖターン
ン蕗元装置により転写した後、所定の１ｆｊｉ！像液で
現像することにより、ホトレジスト族１８の不要部χ除
去し、配線パターンに対応した部分１８Ａ７残存嘔せる
。
ン蕗元装置により転写した後、所定の１ｆｊｉ！像液で
現像することにより、ホトレジスト族１８の不要部χ除
去し、配線パターンに対応した部分１８Ａ７残存嘔せる
。
１３）残存するホトレ・シスト膜１８ Ａ ４マスクと
して異方性ドライエッチングン実施することにより、反
射防止膜１６の不要部ンエッチ除去し、ホトレジスト膜
１８Ａの（１下部分１６ Ａ Ｙ残存させる。この場合
、異方性ドライエッチングとしては、反射防止膜１６の
膜厚方向のエッチレートがそれに直交する方向のエッチ
レートより大きいものケ使用し、例えばイオンビームエ
ッチング、スパッタエッチング等を使用するつこのよう
にすると、ホトレジストｇｌｓＡの直下で反射防止［１
６Ａにサイドエッチが生ずるのを防止することができる
。
して異方性ドライエッチングン実施することにより、反
射防止膜１６の不要部ンエッチ除去し、ホトレジスト膜
１８Ａの（１下部分１６ Ａ Ｙ残存させる。この場合
、異方性ドライエッチングとしては、反射防止膜１６の
膜厚方向のエッチレートがそれに直交する方向のエッチ
レートより大きいものケ使用し、例えばイオンビームエ
ッチング、スパッタエッチング等を使用するつこのよう
にすると、ホトレジストｇｌｓＡの直下で反射防止［１
６Ａにサイドエッチが生ずるのを防止することができる
。
（４）残存するホトレジスト膜１８Ａ及び反射防止膜１
６ Ａ ’にマスクとしてドライエッチングを実施する
ことにより、導電膜１４の不安部を除去し、マスクの直
下部分１４Ａケ残存させるつこの後、ホトレジスト膜１
８Ａ及び反射防止機１６Ａｇ適宜の方法で除去すると、
所望の配線パターンに対応した導電膜１４Ａ’におおつ
てさらに層間絶縁膜等を形成ＣＴＴ能となろう 上記実施例の配線形成工程は、ＬＳＩ等の微細配線を形
成するのに有効なものである。
６ Ａ ’にマスクとしてドライエッチングを実施する
ことにより、導電膜１４の不安部を除去し、マスクの直
下部分１４Ａケ残存させるつこの後、ホトレジスト膜１
８Ａ及び反射防止機１６Ａｇ適宜の方法で除去すると、
所望の配線パターンに対応した導電膜１４Ａ’におおつ
てさらに層間絶縁膜等を形成ＣＴＴ能となろう 上記実施例の配線形成工程は、ＬＳＩ等の微細配線を形
成するのに有効なものである。
以上のように、この発明によれば、異方性エッチング乞
利用して反射防止膜のサイドエッチをなくしたので、次
のような優れた作用効果が得られる。
利用して反射防止膜のサイドエッチをなくしたので、次
のような優れた作用効果が得られる。
ｆｉｌレジスト膜及び反射防止膜ンｉスクとして被エッ
チ材をエッチ処理する際、高いエッチング精度が得られ
る。従って、この発明の方法は、Ｌ８Ｉ等の微細配線を
形成するのに好都合である。
チ材をエッチ処理する際、高いエッチング精度が得られ
る。従って、この発明の方法は、Ｌ８Ｉ等の微細配線を
形成するのに好都合である。
（２）Ｒ−キング温度ン反射防止展がレジストの現像液
に対してエッチングでれない温度以上で適宜設定でき、
その温度変動もそれほど開路にならないので、簡単な構
造のＲ−キングａｎｉ’ｖ用い、ペーキング工程の簡素
化ン図ることかで睡る。
に対してエッチングでれない温度以上で適宜設定でき、
その温度変動もそれほど開路にならないので、簡単な構
造のＲ−キングａｎｉ’ｖ用い、ペーキング工程の簡素
化ン図ることかで睡る。
（３）反射防止膜ン厚く形成てることによりウェハ表面
等の段差を吸収できる。このため、反射防止膜 膜上には平伽且つ均一にレジスト膜ン被着することがで
さ、パターン転写の精度が向上する。このことは、反射
防止膜σ）サイドエッチをなくしたことと相俟つて、高
精度の微細加工Ｙ可能にするものである。
等の段差を吸収できる。このため、反射防止膜 膜上には平伽且つ均一にレジスト膜ン被着することがで
さ、パターン転写の精度が向上する。このことは、反射
防止膜σ）サイドエッチをなくしたことと相俟つて、高
精度の微細加工Ｙ可能にするものである。
図（２）の簡単な説明
第１図乃至第４図は、この発明の一実施例による配線形
成工１＠を示す基板断面図である。
成工１＠を示す基板断面図である。
１０ ・・・半導体基板、１２ ・・・絶縁膜、１４
、１４ Ａ ・＊’ｄｔｉ。
、１４ Ａ ・＊’ｄｔｉ。
膜、１６ 、１６ Ａ・・・反射防止膜、１８．１８Ａ
・・・ホトレジスト膜。
・・・ホトレジスト膜。
Claims (1)
- 【特許請求の範囲】 （ａ）被エッチ材の表面にレジスト現像に耐えうるよう
に反射防止膜を形成した後、この反射防止膜をおおつて
レジスト膜を形成する工程と、 （ｂ）前記レジスト膜に所望のパターンを転写して現像
することにより前記レジスト膜を選択的に除去する工程
と、 （ｃ）残存するレジスト膜をマスクとして膜厚方向のエ
ッチレートが大きい異方性エッチングを実施することに
より前記反射防止膜を選択的に除去する工程と、 （ｄ）残存するレジスト膜及び反射防止膜をマスクとし
て前記被エッチ材を選択的にエッチ処理する工程と を含むエッチング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7227785A JPS61231182A (ja) | 1985-04-05 | 1985-04-05 | エツチング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7227785A JPS61231182A (ja) | 1985-04-05 | 1985-04-05 | エツチング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61231182A true JPS61231182A (ja) | 1986-10-15 |
Family
ID=13484627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7227785A Pending JPS61231182A (ja) | 1985-04-05 | 1985-04-05 | エツチング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61231182A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6348404B1 (en) | 1997-07-02 | 2002-02-19 | Yamaha Corporation | Wiring forming method |
-
1985
- 1985-04-05 JP JP7227785A patent/JPS61231182A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6348404B1 (en) | 1997-07-02 | 2002-02-19 | Yamaha Corporation | Wiring forming method |
| US6509261B2 (en) | 1997-07-02 | 2003-01-21 | Yamaha Corporation | Wiring forming method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1173689A (en) | Electron beam exposed positive resist mask process | |
| JPS6323657B2 (ja) | ||
| JPS61171131A (ja) | 半導体上にパタ−ン化された導電層を形成する方法 | |
| JPS6366939A (ja) | 集積回路の製法 | |
| JPS6211068B2 (ja) | ||
| JP2616091B2 (ja) | 半導体装置の製造方法 | |
| JPS61231182A (ja) | エツチング方法 | |
| JP2002076575A (ja) | 半導体装置用基板の製造方法 | |
| JPH0458167B2 (ja) | ||
| JPH0795509B2 (ja) | レジストパタ−ンの形成方法 | |
| WO1983003485A1 (en) | Electron beam-optical hybrid lithographic resist process | |
| JPH0536583A (ja) | 位置合せ方法および半導体集積回路装置の製造方法 | |
| JPS5828735B2 (ja) | ハンドウタイソウチノセイゾウホウホウ | |
| JPS63254728A (ja) | レジストパタ−ンの形成方法 | |
| JP2666420B2 (ja) | 半導体装置の製造方法 | |
| JP2626234B2 (ja) | 半導体装置の製造方法 | |
| JPH0620064B2 (ja) | 多層配線基板の製造方法 | |
| JP2570709B2 (ja) | エツチング方法 | |
| KR930006133B1 (ko) | 모스소자의 콘택트홀 형성방법 | |
| JPS61288426A (ja) | アルミニウム膜のテ−パエツチング方法 | |
| JPH03188447A (ja) | レジストパターンの形成方法 | |
| JPH0313949A (ja) | レジストパターンの形成方法 | |
| KR960008568B1 (ko) | 반도체 콘텍트 제조방법 | |
| JPH04256393A (ja) | 混成集積回路基板の製造方法 | |
| JPH0484430A (ja) | 半導体装置の製造方法 |