JPS61217848A - メモリベリフアイ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） ＯＰＵからメモリに書込まれたデータを確認するベリフ
ァイ回路に関し、特に高速でデータを読込んで確認する
ベリファイ回路に関する。

（従来の技術） 従来、メモリに書込まれたデータ値を比較照合する場合
には、メモリから１バイトまたは１ワードづつＯＰＵに
よシ読出して、プログラムによ）ソースからの値とＣＰ
Ｕのなかで比較して照合を実行していた。しかし、デー
タの量が膨大表場合には、ソースからの読出し、メモリ
からの読出し、比較照合、判断などのプロセスをプログ
ラムにより実行しなければならない友め、最初のメモリ
への書込みをＤＭＡによって行うにしてもベリファイの
実行に膨大な時間がかかつていた。

（発明が解決しようとする問題点） 従って、現実的にはベリファイを実行しない々どデータ
の信頼性を犠牲にするか、あるいはベリファイの実行時
間を短縮して時間を犠牲にするかの方式を採用せざるを
得なかった。

本発明の目的は、ＯＰＵによって読出されｔデータ、ま
たはＤＭＡによって書込まれたデータ値が誤りなくメモ
リへ書込まれ友か否かを高速で比較照合することにより
上記欠点を除去し、大容量のデータにも適するように構
成したメモリベリファイ回路を提供することにある。

（問題点を解決するための手段） 本発明によるメモリベリファイ回路はメモリと、第１ｂ
よび第２のバス制御回路と、比較照合回路と、読出し／
書込み切替え回路とを具備して構成したものである。

メモリは、データバス上のデータを格納するためのもの
である。

第１のバス制御回路は、書込み時に開状態になってデー
タバス上のデータをメモリに加え、ベリファイ時に閉状
態になってデータノ（ス上のデータを阻止する几めのも
のである。

第２のバス制御回路は、第１のバス制御回路とは逆の開
閉動作をする念めのものである。

比較照合回路は、第１および第２のバス制御回路から出
力されたデータを比較照合するためのものである。

読出し／Ｗ込み切替え回路は、メモリが読出し／書込み
モードのときには第１のバス制御回路に書込みを指示し
、メモリがベリファイモードのときにはメモリに読出し
を指示するとともに、比較照合回路に比較照合を指示し
てベリファイ動作をさせるためのものである。

（実施例） 次に、本発明について図面を参照して詳細に説明する。

第１図は、本発明によるメモリベリファイ回路の一実施
例を示すブロック図である。第１図において、１０はメ
モリ、１１は読出し／書込み切替え回路、１２は比較照
合回路、１３．１４はそれぞれ第１および第２のバス制
御回路である。

第１図を参照すると、本発明によるメモリベリファイ回
路の一実施例において、メモリ１０はアドレスバス１０
０とデータバス１０１とに接続され、読出し／書込み切
替え回路１１はメモＩＪＩＯに接続され、比較照合回路
１２はデータバス１０１．１０３に接続され、第１のバ
ス制御回路１３はデータバス１０１　、１０２に接続さ
れ、第２のバス制御回路１４はデータバス１０２　、１
０３に接続されている。第１および第２のバス制御回路
１３　、１４の開閉はそれぞれ相反して動作する。

外部のソースからＤＭＡによシ転送されてきたデータは
データバス１０１　、１０２を経由して、信号線１０７
上のメモリ１込み信号により高速でメモリｌＯに書込ま
れる。

第２図は、通常の読出し／書込み状態にセットされた制
御系を示す説明図である。書込まれたデータを比較照合
するためには、プログラムによるＩ１０命令によって上
記接続を第３図に示すような位置に信号線１０４上の制
御信号によってセットし変えるとともに、第１のバス制
御回路１３を閉状態にし、第２のバス制御回路１４を開
状態にするよう信号線１０６上の制御信号によって制御
する。これによって、メモリ１０をベリファイモードに
することができるわけである。

このとき、ＤＭＡコントローラはメモリＩＯに対して再
び書込みを行うが、メモリ１０は読出し状態になって、
最初に１込まれ几データをデータバス１０１に出力する
。このデータは、比較照合回路１２にセットされる。外
部からＤＭＡで書込まれるデータは第２のバス制御回路
１４を介して、データバス１０３から比較照合回路１２
にセットされる。比較照合回路１２に１込まれｔ画デー
タばＤＭＡ転送速度に同期して書込まれて照合されるの
で、ＤＭＡの速度でベリファイできることになる。比較
照合回路１２で両データが一致しなかつ九場合には、信
号線１０５上の制御信号によって上記不一致がＣＰＵに
通知され、ＯＰＵではデータに誤シがあつ几ことを知る
ことができる。

以上のように、外部からメモＩＪＩＯＩＣＤＭ人で２回
にわ九って１込むことによ）、内部では最初のアクセス
で書込みを実行し、さらに次のアクセスで読出しを実行
することによってベリファイを実行し、２回のＤＭ人に
相当する速度でデータのベリファイが完結する。

（発明の効果） 以上説明したように本発明によれば、ソフトウェアはメ
モリの読出し／書込みモード（通常状！ｌ）とベリファ
イモードとの切替えは、Ｉ１０命令を一度実行するだけ
であるので、きわめて負担が少ないと云う効果がある。

を次、ハードウェアの構成もデータバスから分岐した比
較照合回路と一対のバス制御回路とのみから成る簡単な
構成であるため、信頼性が高く、コストも減ぜられると
云う効果もある。

【図面の簡単な説明】

第１図は、本発明によるメモリベリアァイ回路の一実施
例を示すブロック図である。 第２図および第３図は、第１図においてメモリ読出し／
ｌ’込み制御信号をそれぞれ読出し／書込みモードおよ
びペリ７アイモードにセットし次時の制御系を示す説明
図である。 １０・・・メモリ １１・・・読出し／書込み切替え回路 １２・・・比較照合回路 １３　、１４・・・パス制御回路 １００〜１０３　　・・・ノ（ス １０４〜１０６・・・信号線

Claims (1)

【特許請求の範囲】
1. データバス上のデータを格納するためのメモリと、書込
   み時には開状態になつて前記データバス上のデータを前
   記メモリに加え、ベリフアイ時には閉状態になつて前記
   データバス上のデータを阻止するための第１のバス制御
   回路と、前記第１のバス制御回路とは逆の開閉動作する
   ための第２のバス制御回路と、前記第１および第２のバ
   ス制御回路から出力されたデータを比較照合するための
   比較照合回路と、前記メモリが読出し／書込みモードの
   ときには前記第１のバス制御回路に書込みを指示し、前
   記メモリがベリフアイモードのときには前記メモリに読
   出しを指示するとともに、前記比較照合回路に比較照合
   を指示してベリフアイ動作をさせるための読出し／書込
   み切替え回路とを具備して構成したことを特徴とするメ
   モリベリフアイ回路。