JPS61206245A - ハ−メチツクシ−ルカバ−及びその製造方法 - Google Patents

ハ−メチツクシ−ルカバ−及びその製造方法

Info

Publication number
JPS61206245A
JPS61206245A JP60045936A JP4593685A JPS61206245A JP S61206245 A JPS61206245 A JP S61206245A JP 60045936 A JP60045936 A JP 60045936A JP 4593685 A JP4593685 A JP 4593685A JP S61206245 A JPS61206245 A JP S61206245A
Authority
JP
Japan
Prior art keywords
cover
seal rings
peripheral edge
seal ring
seal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60045936A
Other languages
English (en)
Inventor
Akio Miyoshi
三好 明男
Akira Fukami
深見 明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Metal Mining Co Ltd
Original Assignee
Sumitomo Metal Mining Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Metal Mining Co Ltd filed Critical Sumitomo Metal Mining Co Ltd
Priority to JP60045936A priority Critical patent/JPS61206245A/ja
Publication of JPS61206245A publication Critical patent/JPS61206245A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • H01L23/10Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1515Shape
    • H01L2924/15153Shape the die mounting substrate comprising a recess for hosting the device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/15165Monolayer substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/1615Shape
    • H01L2924/16195Flat cap [not enclosing an internal cavity]

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は特に半導体装置の71−メチツクシールに好適
のシールカバーに関するものである。
〔従来の技術〕
半導体素子のパッケージングの一種に第2図に示すよう
なセラミックパッケージがある。第2図においてセラミ
ック基板1は、中央部に半導体素子接合用のメタライズ
層を有する下層板と、リードパターンが形成され且つ中
央部に開口を有する中間板と、リードパターンの内側先
端が露出するような更に大きい開口を有する上層板、の
3層が一体化された構造であり、長辺側部には上記リー
ドパターンの外側先端と導通するように複数の金属リー
ド2が接合され、上記上層板の開口周囲にはカバー取付
用のメタライズ層3が形成されている。メタライズ層8
及びリードパターンは通常M。
−Mn系の導電ペーストで形成され、これらとり一ド2
には金メッキが施されている。このような基板1を用い
るパッケージングは、第3図に示すように、先ず半導体
素子4を基板1の中央窪みに接合し、該素子4上の電極
とリードノザターンの内側先端を細いコネクター線5で
結合した後、メタライズ層3の上に第2図に示すような
シールリング6と金属製カバー7を載せ、シールリング
6の融点以上に加熱し、後冷却してカバー7を取付ける
諸工程からなる。このカバー7の取付は工程を一般にハ
ーメチックシールと称し、シールリング6には、半導体
素子4の接合に用いるAu−3i合金ろうより低い融点
を有するAu −Sn合金ろう、pb−3n合金ろう等
が用いられ、金属製(通常コバール製)カバー7の少な
くともシールリング6が当接する周縁部にはろう付性の
良好な金、ニッケル等の被膜が施されているのが通常で
ある。
このハーメチックシール工程において、シールリング6
とカバー7をメタライズ層3の上にそれぞれの周縁がほ
ぼ一致するように重ね合わせる必要があるが、シールリ
ング6が50μm程度の厚さで極めて扱いにくい上、僅
かな振動で位置ズレを生じるため、重ね合わせの作業が
難かしく、ハーメチックシール後においてカバー7が位
置ズレを生じている欠陥も時々起きる。このような欠点
はシールリング6をカバー7に予め取付けておくことが
できれば解消し得ることであり、このような観点からシ
ールリング6をカバー7に複数個所のスポット溶接によ
り仮付けする方法が提案されている(例えば特公昭56
−36577号公報)。しかしながら、この方法による
ハーメチックシールカバーにはいくつかの欠点がなお存
在する。即ち、シールリング6はカバー7に局部的に熔
接きれているのであるが、この熔接個所において合金ろ
うが一旦熔融されるのでカバー7の被膜金属が混入して
組成が変り、その部分の融点が高くなることである。こ
れはハーメチックシール工程において、シールリング6
の均一な融解を妨げる。
又、上記熔接個所においてシールリング6にスポット溶
接の電極跡が窪みとして残り、この窪みがハーメチック
シールの際ボイドの原因になり易い。
〔発明が解決しようとする問題点〕
本発明者等は上記従来の欠点を解消し、より信頼性の高
いハーメチックシールカバーを提供せんとするものであ
る。
〔問題点を解決するための手段〕
本発明はこの目的を達するために熔接の手段に依らない
でシールリングを仮付けすることが必要であり、これを
実現する手段として、シールリングとカバーとの間に該
シールリングよりも低い融点を有する金属又は合金を介
在せしめれば接合可能ではないかと考え、種々実験の結
果これを確認して本発明に到達した。
本発明のハーメチックシールカバーは、少すくともシー
ルリングが当接する周縁部にろう付性の良好な被膜を有
する金属製カバーの該周縁部に、錫、インジウム又はこ
れらを主成分とする合金ろう材の薄層を被着したシール
リングが、該薄層を介して全周に亘って接合されている
点に特徴があり、このカバーとシールリングを、非酸化
性雰囲気中で上記薄層の融点よりも低い温度に加熱する
と共に上記周縁部全周に亘って加圧して接合する点に特
徴がある。
第1図は本発明のハーメチックシールカバーの一例を断
面図で示しである。第1図においてカバー7は全面に金
メッキからなる被膜9が施されており、又シールリング
6には全面に錫のメッキからなる薄層8が施されており
、シールリング6はこの薄層8を介して金属製カバー7
に圧着されている。カバー7へ被膜9を施すのはろう付
性を良好ならしめるためであるから、この被膜9は少な
くともシールリングが当接する周縁部に施されていれば
良く、カバーの素地と良く密着し、シールリング6の且
つろう材との濡れが良くしかもろう材中に溶解してろう
材の信頼性を低下させないものであれば何れの・金属、
合金であっても差支えない。シールリング6の薄層8は
錫の他、インジウム、錫−アンチモン合金ろう材等が適
当で、少なくともカバーと当接する面に被着されていれ
ば良い。この被着方法は湿式メッキの他、真空蒸着、ス
パッタリング、イオンブレーティング等の乾式メッキ又
は圧延クラッドが適用できる。
この薄層8の厚さはO03〜5μm程度にするのが良い
。この厚さが薄過ぎると加熱中に被着金属がシールリン
グ6中へ拡散してしまい、必要な接着力な確保できなく
なるからである。又、あまり厚過ぎるとろう材中へ溶解
する金属量も多くなるので好ましくない。より好ましい
厚さは0.5〜1.5μm程度である。このような薄層
8を有するシールリング6は・圧延したろう材を打抜い
た後メッキを施すか、圧延ろう材に予めメッキを施した
後、打抜き加工するか或は薄層8を圧延クラッドするか
何れかの方法で得ることができる。
この薄層8を有するシールリング6のカバー7への圧着
は、非酸化性雰囲気中で該薄層8の金属又は合金ろうの
融点より低い温度に加熱すると共にシールリング6とカ
バー周縁部を全周に亘って均一に加圧することで達成さ
れる。この圧着時の雰囲気を非酸化性とするのは、錫、
インジウム及びこれらを主成分とする合金ろう材は酸化
し易く表面に酸化被膜が生成するとカバーと接合しない
からである。この圧着に必要な加工力及び温度は薄層8
の金属又は合金の種類によって変わるので一概に決めら
れず、実験によって求める必要がある。この接合の機構
は、加圧によって薄層8の表面温度が融点近くまで上昇
し、局部的に半熔融の状態になるからであろうと推測さ
れる。錫の場合は55シーの加圧力の場合190〜23
0 Cで充分圧着できた。加圧力が増せばより低い温度
で圧着でき、又、加圧力に超音波振動を併用すれば更に
容易に圧着できる。
本発明において、シールリング6の材質は何ら限定され
るものでな(、Au−Sn% Pb−3nろう合金の他
、Au−In、Au−3i、Au−Geなどであっても
良く、半導体装置以外の種々の物品のハーメチックシー
ルに適用することができる。又、カバーの材質は何ら特
定されず、形状も平板状に限定されるものではない。
〔実施例〕
101!11角、厚さQ45mのコバール板の全面に厚
み2μmの金メッキの被膜を施したカバーと、8.6酩
角の開口を有する10關角のAu −Sn共晶合金製シ
ールリングを複数個用意した。このシールリングの全面
に錫を0−/ pm % 0−!r tim % /−
0μm % 3.0μmの厚さでメッキして薄層を形成
し、それぞれについてカバーと接合し、剥離試験に供し
た。接合は窒素ガスを流入しながら、220 Cに昇温
したヒートブロック上に錫メッキしたシールリングを置
き、その上に上記カバーを周縁がほぼ一致するよウニ重
ね、カバーの上に置いた押え治具に55g/謡の圧力を
10秒間加えて行なった。
剥離試験は圧着されたシールリングにプッシュプルゲー
ジに連結した金具の爪を引っ掛けて横に引っ張り、剥離
の際の引っ張り力を測定する方法で行なった。錫メッキ
厚0.7μmのものは7g以下、0、!rprnでは1
0g、/、θpm及び3.011mでは22 gで剥離
した。
〔発明の効果〕
本発明のハーメチックシールカバーは、シールリングが
カバーの周縁部に全周に亘って接合されており、シール
リング自体は全周に亘って均質に保持されている。この
ためハーメチックシールに際してリングの熔融が全周に
亘って均等に起こり、ボイドも生成せず、シールの信頼
性を向上することができる。
【図面の簡単な説明】
第1図は本発明によるハーメチックシールカバーの断面
図、第2図は一般の半導体素子のセラミックパッケージ
ングの分解斜視図、第3図は第2図の組立断面図である
。 /・・セラミック基板、コ・・金属リード、3・・メタ
ライズ層、ダ・・半導体素子、S・・コネクター線、6
・・シールリング、7・・カバー、ざ・・薄層、ヲ・・
被膜。 出願人  住友金属鉱山株式会社 〆一  f 代理人 弁理土中村勝成パ1.ユ、2.・、・第2図 1 セラミック基板 2:金属リード 3 メタライズ層 4 手44*素子 6 コネクター線 6 シールリング 7、カ バ − 8、湾   層 q被   膜

Claims (2)

    【特許請求の範囲】
  1. (1)少なくともシールリングが当接する周縁部にろう
    付性の良好な被膜を有する金属製カバーの該周縁部に、
    錫、インジウム、又はこれらを主成分とする合金ろう材
    の薄層を被着したシールリングが全周に亘つて該薄層を
    介して接合されていることを特徴とするハーメチックシ
    ールカバー。
  2. (2)少なくともシールリングが当接する周縁部にろう
    付性の良好な被膜を有する金属製カバーに、少なくとも
    該カバーに当接する面に錫、インジウム、又はこれらを
    主成分とする合金ろう材の薄層を被着したシールリング
    を周縁がほぼ一致するように重ね合わせ、非酸化性雰囲
    気中上記薄層の融点よりも低い温度下で上記周縁部全周
    に亘つて加圧してカバーとシールリングを接合すること
    を特徴とするハーメチックシールカバーの製造方法。
JP60045936A 1985-03-08 1985-03-08 ハ−メチツクシ−ルカバ−及びその製造方法 Pending JPS61206245A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP60045936A JPS61206245A (ja) 1985-03-08 1985-03-08 ハ−メチツクシ−ルカバ−及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60045936A JPS61206245A (ja) 1985-03-08 1985-03-08 ハ−メチツクシ−ルカバ−及びその製造方法

Publications (1)

Publication Number Publication Date
JPS61206245A true JPS61206245A (ja) 1986-09-12

Family

ID=12733155

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60045936A Pending JPS61206245A (ja) 1985-03-08 1985-03-08 ハ−メチツクシ−ルカバ−及びその製造方法

Country Status (1)

Country Link
JP (1) JPS61206245A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0246748A (ja) * 1988-08-08 1990-02-16 Fujitsu Ltd 半導体装置用パッケージ
JP2009506565A (ja) * 2005-08-30 2009-02-12 コミツサリア タ レネルジー アトミーク 2つの要素を互いにシーリングまたは溶接する方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0246748A (ja) * 1988-08-08 1990-02-16 Fujitsu Ltd 半導体装置用パッケージ
JP2009506565A (ja) * 2005-08-30 2009-02-12 コミツサリア タ レネルジー アトミーク 2つの要素を互いにシーリングまたは溶接する方法

Similar Documents

Publication Publication Date Title
JPS61204953A (ja) ハ−メチツクシ−ルカバ−及びその製造方法
EP0253691B1 (en) Silicon die bonding process
JPS59155950A (ja) 半導体装置用セラミックパッケージ
JPH10275826A (ja) 半導体装置およびその製造方法
JPS61206245A (ja) ハ−メチツクシ−ルカバ−及びその製造方法
JP2000068396A (ja) ハーメチックシール用カバー
JPH0867978A (ja) スパッタリング用ターゲットのはんだ付け方法
JPS63123594A (ja) 低温接合用合金
JPH1116941A (ja) キャリアフィルムを用いた半導体パッケージの製造方法
JPH11186423A (ja) ハーメチックシールカバーおよびその製造方法
JPH0380349B2 (ja)
JP2848373B2 (ja) 半導体装置
JPH0217662A (ja) 耐腐食性ハーメチックシールカバー及びその製造方法
JPH0884042A (ja) パッケージ部材
JPH02183538A (ja) 半導体装置
JPS5952031B2 (ja) 冷間圧接方法
JPS61231741A (ja) ハ−メチツクシ−ルカバ−及びその製造方法
JPS63305534A (ja) ハ−メチックシ−ルカバ−の製造方法
JPS6226846A (ja) 半導体装置封止用キヤツプ
JPH06268013A (ja) 半導体装置とそれに用いられるキャリアテープの製造方法
JPH06291239A (ja) 半導体装置の製造方法
JP2750469B2 (ja) 半導体パッケージ
JPH0521626A (ja) メタルリツドの製造方法
JPH04187792A (ja) キャンタイプパッケージのメッキ方法
JP2007142054A (ja) シールカバーおよびその製造方法