JPS61202266A - デ−タ転送回路 - Google Patents
デ−タ転送回路Info
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- JPS61202266A JPS61202266A JP4404085A JP4404085A JPS61202266A JP S61202266 A JPS61202266 A JP S61202266A JP 4404085 A JP4404085 A JP 4404085A JP 4404085 A JP4404085 A JP 4404085A JP S61202266 A JPS61202266 A JP S61202266A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、データ転送回路に関し、特にデータ分散処理
が必要なリアルタイム処理器、同時出力装置、バックア
ップ装置（メモリ）への同時書込み装置などに好適なデ
ータ転送回路に関するものである。
が必要なリアルタイム処理器、同時出力装置、バックア
ップ装置（メモリ）への同時書込み装置などに好適なデ
ータ転送回路に関するものである。
従来技術
従来、データ分散処理システムなどにおいて、ＣＰＵか
ら入出力メモリ（以下、Ｉｌｏという）へのデータの書
込みは、ｌ対ｌで行われており、同じデータを異なった
Ｉｌｏに転送する場合、１度ＣＰＵから１つの■／○へ
のデータ転送を行った後、もう１変則のＩｌｏへのデー
タ転送を行わなければならなかった。この場合、同じデ
ータ転送を２回行う必要があった。
ら入出力メモリ（以下、Ｉｌｏという）へのデータの書
込みは、ｌ対ｌで行われており、同じデータを異なった
Ｉｌｏに転送する場合、１度ＣＰＵから１つの■／○へ
のデータ転送を行った後、もう１変則のＩｌｏへのデー
タ転送を行わなければならなかった。この場合、同じデ
ータ転送を２回行う必要があった。
このような従来の方式では、データ量が多くなればなる
ほど、上記のデータ転送を何回も繰返すことになり、デ
ータ転送時間が多くかかるという問題があった。
ほど、上記のデータ転送を何回も繰返すことになり、デ
ータ転送時間が多くかかるという問題があった。
目 的
本発明の目的は、このような従来の問題を解決し、デー
タの転送を１つの■／○デバイスだけではなく、複数個
のＩ１０デバイス同時に行えるようにして、データ転送
時間を短縮することができるデータ転送回路を提供する
ことにある。
タの転送を１つの■／○デバイスだけではなく、複数個
のＩ１０デバイス同時に行えるようにして、データ転送
時間を短縮することができるデータ転送回路を提供する
ことにある。
構 成
本発明のデータ転送回路は、上記目的を達成するために
、ＣＰＵから出力され、データを複数の入出力メモリに
同時に転送するための同時転送コマンドを記憶およびク
リアーする第１の手段、該複数の入出力メモリに対して
共通アドレスを指定するための特殊デバイスアドレスコ
マンドを記憶およびクリアーする第２の手段、上記第１
の手段が出力された場合に各入出力メモリの外部アクノ
リッジ信号と内部アクノリッジ信号の論理和をとるゲー
ト、および該ゲートの信号により入出力メモリアドレス
の制御を行う制御回路を有し、上記ＣＰＵから１つの入
出力ライドパルスを出力するだけで２つ以上の入出力メ
モリに同時にデータを格納することに特徴がある。
、ＣＰＵから出力され、データを複数の入出力メモリに
同時に転送するための同時転送コマンドを記憶およびク
リアーする第１の手段、該複数の入出力メモリに対して
共通アドレスを指定するための特殊デバイスアドレスコ
マンドを記憶およびクリアーする第２の手段、上記第１
の手段が出力された場合に各入出力メモリの外部アクノ
リッジ信号と内部アクノリッジ信号の論理和をとるゲー
ト、および該ゲートの信号により入出力メモリアドレス
の制御を行う制御回路を有し、上記ＣＰＵから１つの入
出力ライドパルスを出力するだけで２つ以上の入出力メ
モリに同時にデータを格納することに特徴がある。
以下１本発明の一実施例を１図面により詳細に説明する
。
。
本実施例では、工／○デバイスはボード構成になってい
るものを例にとって説明する。
るものを例にとって説明する。
まず、本発明の詳細な説明する。
Ｉ１０ライト信号で異なったメモリにデータを格納する
場合、まず、第１にメモリのアクセス時間の違いがある
のでＩ１０ライト信号に対するアクノリッジ信号を返す
場合にはアクセス時間の遅い方に合わせ、次に、異なっ
たＩ１０ライトコマンドでも動作するメモリ制御回路を
設けることによって異なった複数のＩｌｏに同時にデー
タを格納することができる。
場合、まず、第１にメモリのアクセス時間の違いがある
のでＩ１０ライト信号に対するアクノリッジ信号を返す
場合にはアクセス時間の遅い方に合わせ、次に、異なっ
たＩ１０ライトコマンドでも動作するメモリ制御回路を
設けることによって異なった複数のＩｌｏに同時にデー
タを格納することができる。
第１図は１本発明の一実施例を示すデータ転送回路の構
成図である。ここで、本データ転送回路は各Ｉ１０デバ
イスのボード上にあり、■１０デバイスのことをボード
という。
成図である。ここで、本データ転送回路は各Ｉ１０デバ
イスのボード上にあり、■１０デバイスのことをボード
という。
第１図において、ｌは複数のＩ１０デバイスに同時にデ
ータを格納するためにＣＰＵから出力された同時転送コ
マンドを記憶しておくフリップ・フロップ（以下、Ｆ／
Ｆという）、２は外部ＸＡＣＫＩＯを本ボードのＸＡＣ
ＫとＯＲをとる必要があるかないかを判断するゲート（
ＡＮＤゲート）、３は内部ＸＡＣＫと外部ＸＡＣＫ １
０のＯＲをとり出力されるＸＡＣＫＩＩをメモリアクセ
スの遅い方に合せるためのゲート（ＯＲゲート）、４は
本ボードが必要とするＩ１０ライト信号かどうかを判断
するゲート（ＯＲゲート）、５は通常の本ボードデバイ
スアドレス（Ｄ Ｖ Ａ）と特殊デバイスアドレス（同
時データ転送を行うためのデバイスアドレスのことをい
う）のどちらでも通過させるゲート（ＡＮＤゲート）、
６はメモリアドレス等の制御を行う制御回路、７はデー
タを格納するＩ１０メモリ、８は別アドレスのＩ１０ラ
イト信号でもメモリにライトさせるための特殊デバイス
アドレス用フリップ・プロップ（以下、Ｆ／Ｆという）
、９はＩ１０ライト信号を受けとるデータ・レシーバ。
ータを格納するためにＣＰＵから出力された同時転送コ
マンドを記憶しておくフリップ・フロップ（以下、Ｆ／
Ｆという）、２は外部ＸＡＣＫＩＯを本ボードのＸＡＣ
ＫとＯＲをとる必要があるかないかを判断するゲート（
ＡＮＤゲート）、３は内部ＸＡＣＫと外部ＸＡＣＫ １
０のＯＲをとり出力されるＸＡＣＫＩＩをメモリアクセ
スの遅い方に合せるためのゲート（ＯＲゲート）、４は
本ボードが必要とするＩ１０ライト信号かどうかを判断
するゲート（ＯＲゲート）、５は通常の本ボードデバイ
スアドレス（Ｄ Ｖ Ａ）と特殊デバイスアドレス（同
時データ転送を行うためのデバイスアドレスのことをい
う）のどちらでも通過させるゲート（ＡＮＤゲート）、
６はメモリアドレス等の制御を行う制御回路、７はデー
タを格納するＩ１０メモリ、８は別アドレスのＩ１０ラ
イト信号でもメモリにライトさせるための特殊デバイス
アドレス用フリップ・プロップ（以下、Ｆ／Ｆという）
、９はＩ１０ライト信号を受けとるデータ・レシーバ。
１０は外部ＸＡＣＫ信号、１１は出力されるＸＡＣＫ信
号、１２は遅延回路である。
号、１２は遅延回路である。
第１図に示すようなデータ転送回路を含むボード１とボ
ード２に対して同時にデータ転送を行う場合の接続方法
を第２図に示す。すなわち、ボード１４から出力された
外部ＸＡＣＫＬ Ｏはボード１５の内部ＸＡＣＫ １３
とＯＲされてＣＰＵ（図示省略）に返される。この時の
タイムチャートを第３図に示す。ここで、ボード１５の
メモリアクセスに時間がかかり外部ＸＡＣＫ１０よりも
遅れた時を示している。このような場合でも、出力され
るＸＡＣＫＩＩは内部ＸＡＣＫ ｌ ３に合わされるの
で、ボード１５のメモリも正確なデータをサンプリング
することができる。
ード２に対して同時にデータ転送を行う場合の接続方法
を第２図に示す。すなわち、ボード１４から出力された
外部ＸＡＣＫＬ Ｏはボード１５の内部ＸＡＣＫ １３
とＯＲされてＣＰＵ（図示省略）に返される。この時の
タイムチャートを第３図に示す。ここで、ボード１５の
メモリアクセスに時間がかかり外部ＸＡＣＫ１０よりも
遅れた時を示している。このような場合でも、出力され
るＸＡＣＫＩＩは内部ＸＡＣＫ ｌ ３に合わされるの
で、ボード１５のメモリも正確なデータをサンプリング
することができる。
第４図に上記コマンドの授受およびデータ転送を実行し
た場合のフローチャートを示す。
た場合のフローチャートを示す。
まず、転送アドレス、ワード数等初期設定が必要な場合
には、各ボード別々に設寓する（ステップ４０１）、
次に、ボード１５に同時転送コマンドを送り（ステッ
プ４０２）、外部ＸＡＣＫ １０とＯＲをとる必要性を
知らせる。ボード１４には、特殊デバイスアドレスコマ
ンドを出力して（ステップ４０３）、次から出力する・
ｌ１０ＷＲＩＴＥコマンドをボード１４でも受けつける
ようにする。。
には、各ボード別々に設寓する（ステップ４０１）、
次に、ボード１５に同時転送コマンドを送り（ステッ
プ４０２）、外部ＸＡＣＫ １０とＯＲをとる必要性を
知らせる。ボード１４には、特殊デバイスアドレスコマ
ンドを出力して（ステップ４０３）、次から出力する・
ｌ１０ＷＲＩＴＥコマンドをボード１４でも受けつける
ようにする。。
次に、ＣＰＵ（図示省略）はボード１５に対してデー夕
格納処理を行う（ステップ４０４）。この処理を行うと
ボード１４にも同じデータが格納される。
格納処理を行う（ステップ４０４）。この処理を行うと
ボード１４にも同じデータが格納される。
これが終れば（ステップ４０５）、ボード１４，１５に
対して出しておいた特殊デバイスアドレスコマンド、同
時転送コマンドをＦ／Ｆｌ、８でクリアして転送が終了
する（ステップ４０６，４０７）。
対して出しておいた特殊デバイスアドレスコマンド、同
時転送コマンドをＦ／Ｆｌ、８でクリアして転送が終了
する（ステップ４０６，４０７）。
このようにして１本実施例によれば、同じデータを異な
ったＩｌｏに転送する場合、１つのＩ１０ライトコマン
ドを出力するだけで、２つの■１０デバイス（ボード１
４．１５）にデータを格納することができるようになる
。また、本実施例では２つのボード（Ｉ１０デバイス）
へデータ格納する場合を示したが、同様にして３個以上
のＩｌｏにも適用できる。
ったＩｌｏに転送する場合、１つのＩ１０ライトコマン
ドを出力するだけで、２つの■１０デバイス（ボード１
４．１５）にデータを格納することができるようになる
。また、本実施例では２つのボード（Ｉ１０デバイス）
へデータ格納する場合を示したが、同様にして３個以上
のＩｌｏにも適用できる。
効 果
以上説明したように１本発明によれば、データの転送を
１つのＩ１０デバイスだけではなく、複数個のＩ１０デ
バイス同時に行えるようになり。
１つのＩ１０デバイスだけではなく、複数個のＩ１０デ
バイス同時に行えるようになり。
データ転送時間を短縮することができる。
第１図は本発明の一実施例を示すデータ転送回路の構成
図、第２図は複数のデバイスに対して同時にデータ転送
を行う場合のボードの接続方法を示す図、第３図は第２
図のボード接続における動作タイムチャート図、第４図
は第１図の処理動作タイムチャート図である。 １．８＝フリツプ・フロップ（Ｆ／Ｆ）、２，５ ：Ａ
ＮＤゲート、３，４：ＯＲゲート、６：制御回路、７：
Ｉ１０メモリ、ｌＯ：外部ＸＡＣＫ信号、１１：出力さ
れるＸＡＣＫ信号、１３：内部ＸＡＣＫ信号、 １４，
１５，１６：ボード（Ｉ１０デバイス）。 特許出願人 株式会社リ コ − −ゾ 第 １ 図 ］ 第２図 第 ３ 図 第４図 手続補正書（自発） 昭和６０年 ７月２２日 昭和６０年 特 許 願第４４０４０ 号２、発明の名
称 データ転送回路 ３、 補正をする者 事件との関係 特許出１１人 ４、代理人 ５・看、 補正により増加する発明の数 な し
く１）明細書第８頁５行〜６行の［第４図は第１図の処
理動作タイムチャート図である。Ｊを「第４図は第１図
の処理動作フローチャート図である。」に補正する。 （２）第１図、第４図を別添の通り補正する。 第 １ 図
図、第２図は複数のデバイスに対して同時にデータ転送
を行う場合のボードの接続方法を示す図、第３図は第２
図のボード接続における動作タイムチャート図、第４図
は第１図の処理動作タイムチャート図である。 １．８＝フリツプ・フロップ（Ｆ／Ｆ）、２，５ ：Ａ
ＮＤゲート、３，４：ＯＲゲート、６：制御回路、７：
Ｉ１０メモリ、ｌＯ：外部ＸＡＣＫ信号、１１：出力さ
れるＸＡＣＫ信号、１３：内部ＸＡＣＫ信号、 １４，
１５，１６：ボード（Ｉ１０デバイス）。 特許出願人 株式会社リ コ − −ゾ 第 １ 図 ］ 第２図 第 ３ 図 第４図 手続補正書（自発） 昭和６０年 ７月２２日 昭和６０年 特 許 願第４４０４０ 号２、発明の名
称 データ転送回路 ３、 補正をする者 事件との関係 特許出１１人 ４、代理人 ５・看、 補正により増加する発明の数 な し
く１）明細書第８頁５行〜６行の［第４図は第１図の処
理動作タイムチャート図である。Ｊを「第４図は第１図
の処理動作フローチャート図である。」に補正する。 （２）第１図、第４図を別添の通り補正する。 第 １ 図
Claims (1)
- （１）ＣＰＵから出力され、データを複数の入出力メモ
リに同時に転送するための同時転送コマンドを記憶およ
びクリアーする第１の手段、該複数の入出力メモリに対
して共通アドレスを指定するための特殊デバイスアドレ
スコマンドを記憶およびクリアーする第２の手段、上記
第１の手段が出力された場合に各入出力メモリの外部ア
クノリッジ信号と内部アクノリッジ信号の論理和をとる
ゲート、および該ゲートの信号により入出力メモリアド
レスの制御を行う制御回路を有し、上記ＣＰＵから１つ
の入出力ライトパルスを出力するだけで２つ以上の入出
力メモリに同時にデータを格納することを特徴とするデ
ータ転送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4404085A JPS61202266A (ja) | 1985-03-06 | 1985-03-06 | デ−タ転送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4404085A JPS61202266A (ja) | 1985-03-06 | 1985-03-06 | デ−タ転送回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61202266A true JPS61202266A (ja) | 1986-09-08 |
Family
ID=12680506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4404085A Pending JPS61202266A (ja) | 1985-03-06 | 1985-03-06 | デ−タ転送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61202266A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03129450A (ja) * | 1989-07-21 | 1991-06-03 | Matsushita Electric Ind Co Ltd | データ転送方法及びデータ転送装置 |
-
1985
- 1985-03-06 JP JP4404085A patent/JPS61202266A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03129450A (ja) * | 1989-07-21 | 1991-06-03 | Matsushita Electric Ind Co Ltd | データ転送方法及びデータ転送装置 |
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