JPS6120151A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、通信装置あるいは情報処理装置の複数個のメ
モリエリアを含むメモリ装置のメモリ続出し装置に関す
る。特に、二重化構成の時分割通話路に適する装置であ
って、保持メモリカー１゛の増設が円滑に実行されるメ
モリ装置に関する。

〔従来の技術〕

第３図は複数個の時分割通話路装置の構成を示すブロッ
ク構成図である。図に示すように、１０話路装置の拡大
を図るために、二つの空間スイッチ回路６０および６１
の出力はオア回路１）０および１）１に入力され、この
回路の出力が二次時間スイッチ回路８０．８０’　、８
１および８１′　に入力されている。

第４図は時分割通話路装置内の保持メモリカードの増設
手順を示す説明図である。ＡＣＴは現用系、ＳＢＹは熱
予備系、ＯＵＳは冷予備系をそれぞれ示し、また斜線部
は増設を、点線部は未実装を示す。第４図ｆａ）は増設
前のシステム運転状態である。増設時に熱予備系装置の
冷予備化が行われ増設対応の保持メモリカードが実装さ
れる（第４図（ｂ））。次に、現用系装置の保持メモリ
の内容が冷予備系装置にコピーされることにより冷予備
装置の熱予備化が行われる（第４図（Ｃ））。その後現
用系と熱予備系の系切替が行われ（第４図（ｄ））、同
様に切替後の冷予備系装置の熱予備が行われる（第４図
（ｅｌおよび（ｆ））ことにより最終的に保持メモリカ
ードの増設が完了する（第４図（ｇ））。

〔発明が解決しようとする問題点〕

従来方式では、第４図＋ｃ＋の保持メモリコピ一時に現
用系装置には保持メモリカードが未実装のために、現用
系から熱予備系へのコピー後に増設対象の保持メモリカ
ードへの書込み内容が不確定となることがある。たとえ
ば、増設対象が空間スイッチ制御メモリカードの場合に
は、第３図における空間スイッチ出側のデータが保障さ
れず、二次時間スイッチの入側オア回路に影響を与えて
、現用の交換動作に支障を与えることになる。また、二
次時間スイッチ入力が空間スイッチ出側マルヂになって
いない場合でも空間スイッチ出側より保障されないデー
タが出力されることにより、二次時間スイッチ経由で何
らかのデータが出力されることになり、時間スイッチに
接続される端末または装置が伝送端局系装置もしくは各
種データ端末装置の場合には、一般に好ましくない結果
を招く欠点があった。

本発明の目的は、前述の欠点を除去するもので、二重化
構成の時分割通話路装置における保持メモリカード増設
時に、現用の交換機能に支障を及ぼさずに保持メモリカ
ード増設を実現することにある。

〔問題点を解決するだめの手段〕

本発明は、複数のメモリエリアを備え、そのメモリエリ
アの内のメモリユニットを実装する数については記憶す
べき情報の容量の変動に応じて選択可能に構成されたメ
モリ装置で、各メモリユニットには、そのメモリエリア
にメモリユニットが実装されているか否かを論理信号と
して送出する第一の手段と、自メモリエリアがアクセス
されたことを識別する第二の手段と、他メモリエリアが
アクセスされたことを識別する第三の手段と、上記第一
の手段からメモリユニットが実装されている旨の論理信
号と−に記第二の手段の識別出力との論理積によりその
メモリユニットに記憶されている情報を読み出す手段と
、上記他メモリエリアからその」二記第−の手段の出力
論理信号を受信する手段と、」二記第三の手段の識別出
力と、−上記受信する手段から得られるその対応する他
メモリエリアの上記第一の手段のメモリユニットが実装
されていない旨の出力論理信号との論理積により所定の
データパターンを読出し出力に送出する手段とを備えた
ことを特徴とする。

〔作　用〕

メモリ読出し回路にメモリカードが実装されているか否
かを識別する回路を付加し、現用系の保持メモリカード
が未実装である場合には、読取り内容を初期パターンと
し、増設対象の保持メモリ回路には初期設定パターンを
書込むようにして、現用の機能に支障を与えずに保持メ
モリカードを実装する。

〔実施例〕

以下、本発明実施例を図面に基づいて説明する。

第１図は、本発明実施例装置の構成を示す接続図である
。第２図は、この実施例装置とこの実施例装置が適用さ
れる時分割ｊｍ話路との接続を示すブロック構成図であ
る。すなわち、この時分割通話装置の交換動作は中央制
御装置１８０および１８１からの接続指令がＳＰハス駆
動装置１７０および１７１を経由し、通話路制御装置１
６０および１６１で論理変換された後に、時分割通話路
装置内のオーダ実行制御回路９０および９１に受信され
、所定の接続情報が交換制御用の時間スイッチ制御保持
メモリおよび空間スイッチ制御保持メモリに書き込まれ
て実行される。この保持メモリとしては一次時間スイソ
チ回路７００〜７０７および７１０〜７１７内および二
次時間スイッチ回路８００〜８０７および８１０〜８１
７内に時間スイッチ制御保持メモリ（第２図では省略）
および空間スイッチ回路を制御する空間スイッチ制御保
持メモリ５０．５０’　、５１および５１′　とがある
。空間スイッチ制御保持メモリ５０および５０′は二次
時間スイッチ回路８００〜８０３および８１０〜８１３
に対応する空間スイッチ制御を行い、空間スイッチ制御
保持メモリ５１および５１′は二次時間スイッチ回路８
０４〜８０７および８１４〜８１７に対応する空間スイ
ッチ制御を行うものである。

まず、この実施例装置の構成を第１図に基づいて説明す
る。この実施例装置は、メモリエリアにメモリが実装さ
れた空間スイッチ制御保持メモリ（以下、メモリ実装メ
モリという。）５０にかかわるオープンコレクタ形ナン
トゲート（以下、ナントゲートという。）１０〜１４お
よび２０と、アンドゲート３０および３１と否定ゲート
４０と、メモリエリアにメモリが実装されていない空間
スイッチ制御保持メモリ　（以下、メモリ非実装メモリ
という。）５０′にかかわるナントゲート１０′〜１４
′および２０′と、アンドゲート３０′および３１′　
と、否定ゲート４０′　とを備える。メモリ実装メモリ
５０の端子１は第一のアンドゲート３０の第一の入力お
よび第六のナントゲート２０の第一の入力に接続され、
また、メモリ非実装メモリ５０′　の端７１′は第三の
アンドゲート３０′　の第一の入力および第１−二のナ
ントゲート２０′　の第一の入力に接続される。メモリ
実装メモリ５０の端子２ば第一の否定ゲート４０に接続
され、この否定ケー１４０の出力は第一のアンドゲート
３０の第二の入力に接続され、かつ、端子２は第二のア
ントゲ−）３１の第一の入力に接続され、また、メモリ
実装メモリ５０′の端子２′は第二の否定ゲー１−４０
’に接続され、この否定ゲー１０′の出力は第三のアン
ドゲート３０′の第二の入力に接続され、かつ、端子２
′は第四のアンドゲート３１′の第一の入力に接続され
る。第二のアントゲ−１３１の第二の入力と第二の否定
ゲート４０′の人力とはｒ＋５ＪＶ電源４５に接続され
る。メモリ非実装メモリ５０′の端子３′は第四のアン
ドゲート３１′の第二の入力に接続される。制御線１５
は第一のナントゲート１０の第一の入力に接続され、制
御＆１）６は第二のナントゲート１）の第一の入力に接
続され、制御線１７は第三のナントゲート１２の第一の
入力に接続され、制御線１８は第四のナントゲート１３
の第一の入力に接続され、制御線１９は第五のナントゲ
ート１４の第一の入力に接続され、また、第一のアンド
ゲート３０の出力はナントゲート１０〜１４の第二の入
力のそれぞれに接続される。制御線１５′は第七のナン
トゲート１０′の第一の入力に接続され、制御線１６′
は第へのナントゲート１′の第一の入力に接続され、制
御ｌ線１７′　は第九のナンドゲ−［２’　の第一の入
力に接続され、制御線１８′　は弟子のナン「ゲート１
８′の第一の入力に接続され、制御線１９′は弟子−の
ナントゲート１４′Φ第一の人力に接続され、また、第
三のアンドゲート３０′の出力はナントゲート１０′　
〜１４′の第二の入力のそれぞれに接続される。

第二のアンドゲート３１の出力は第六のナントゲート２
０の第二の入力に接続され、第六のナントゲート３０の
出力は第五のナントゲート１４の出力に接続される。第
四のアンドゲート３１′の出力は弟子二のアンドゲート
２０′　の第二の入力に接続され、弟子二のナントゲー
ト２０′の出力は弟子−のナントゲート１４′の出力に
接続される。第一のナントゲート０の出力と第七のナン
ドゲ−１−１０’の出力とは接続され、第二のチン１゛
ゲート］１の出力は第へのナンドゲ−１・１）の出力と
は接続され、第二のナントゲート１２の出力と第九のナ
ントゲート１２′の出力とは接続され、第四のナントゲ
ート１３の出力と弟子のナントゲート１３′の出力とは
接続され、第五のナントゲート１４の出力と弟子−のナ
ンドゲー［４’　の出力とは接続される。

次に、この実施例装置の動作を第１図に基づいて説明す
る。制御線１５〜１８および１５′〜１８′上には空間
スイッチ回路の出力ハイウェイ毎に「１６１木で構成さ
れる入ハイウェイの中の「】」本を選択指示する情報が
あり、制御線１９および１９′　はイネーブル／ディス
イネーブル線で、イネーブル時には制御線１５〜１８お
よび１５′〜１８′上の信号が有効になり、ディスイネ
ーブル時には制御線１５〜１８および１５′〜１８′上
の信号は無効になり空間スイッチ回路の出力ハイウェイ
には固定データ（全部ｒｌＪまたは全部ｒ０１Ｊ）が出
力される。

さて、システム初期設定時には、空間スイッチ制御メモ
リ５０および５０′　の制御線１９および１９′上の出
力はディスイネーブル側に設定される必要がある。この
過程を第１図に基づいて説明すると、メモリ実装メモリ
５０に対するメモリ読取り要求時に、このメモリの端子
２の入力は低レベル信号となり、インバートされてアン
ドゲート３０を経由してナントゲート１０〜１４がイネ
ーブルにされ、制御＆ｌ１）５〜１９を経由して保持メ
モリ読出しデータが出力される。

一方、非実装メモリ５０′　に対するメモリ読取り要求
が発生すると、このメモリが未実装であるので、端子３
は高レベル信号となり、かつ、非選択であるので端子２
も高レベル信号となり、アンドゲート３１はイネーブル
にされ、ナントゲート２０を経由する制御ｖＡ＋９上の
信号は低レベル信号となり、イネーブル／ディスイネー
ブルデータとしてはディスイネーブル値が読出される。

このようにして、第４図の増設手順に基づいて時分割通
話路装置１５０および１５１の両系共に、増設対象の空
間スイッチ制御保持メモリ５０’および５１′のメモリ
内容の初期設定化が実行される。

〔発明の効果〕

本発明は、以上説明したように、実装されたか否かを識
別する簡単なハードウェア構成の回路を採用することに
より、二重化の冗長構成を有する装置におけるメモリカ
ード増設時に、現用システムによる機能に影響を与える
ことなく増設対象パフケージの初期データの設定を可能
にし、かつソフトウェアの処理負担を軽減する効果があ
る。

【図面の簡単な説明】

第１図は本発明実施例装置の構成を示す接続図。 第２図は本発明実施例装置が利用される時分割通話路装
置の構成を示すブロック構成図。 第３図は複数個の時分割通話路装置の構成を示すブロッ
ク構成図。 第４図は時分割通話路装置内の保持メモリカードの増設
手順を示す説明図。 １〜３．１′〜３′・・・端子、１０〜１４．１０′〜
１４′・・・ナントゲート、１５〜１９．１５′　〜１
９′　・・・制御線、３０．３１．３０’　、３１’・
・・アンドゲート、４０．４０′　・・・否定ゲート、
４５・・・ｒ＋５ＪＶ電源、５０．５０′・・・空間ス
イッチ制御保持メモリ、６０．６１・・・空間スイッチ
回路、９０．９１・・・オーダ実行制ｉ１）回路、１０
０．１５０．１５１・・・時分割通話路装置、１）０．
１）１・・・オア回路、１６０．１６１・・・通話路制
御装置、１７０　、Ｉ’ｌｌ・・・ｓｐババス動装置、
１８０．１８１・・・中央制御装置、７０．７００〜７
０７．７１０〜７１７・・・−次時間スイソチ回路、８
０．８０’　、８１．８１’　８００〜８０７．８１０
〜８１７・・・二次時間スイッチ回路。

Claims (1)

【特許請求の範囲】
1. （１）複数のメモリエリアを備え、そのメモリエリアの
   内のメモリユニットを実装する数については記憶すべき
   情報の容量の変動に応じて選択可能に構成されたメモリ
   装置において、 各メモリユニットには、 そのメモリエリアにメモリユニットが実装されているか
   否かを論理信号として送出する第一の手段と、 自メモリエリアがアクセスされたことを識別する第二の
   手段と、 他メモリエリアがアクセスされたことを識別する第三の
   手段と、 上記第一の手段からメモリユニットが実装されている旨
   の論理信号と上記第二の手段の識別出力との論理積によ
   りそのメモリユニットに記憶されている情報を読み出す
   手段と、 上記他メモリエリアからその上記第一の手段の出力論理
   信号を受信する手段と、 上記第三の手段の識別出力と、上記受信する手段から得
   られるその対応する他メモリエリアの上記第一の手段の
   メモリユニットが実装されていない旨の出力論理信号と
   の論理積により所定のデータパターンを読出し出力に送
   出する手段と を備えたことを特徴とするメモリ装置。