JPS61196500A - 波形記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はアナログ信号をＡＤ変換し、ＡＤ変換データ
をディジタルメモリに蓄える波形記憶装置に関するもの
である＠ 〔従来の技術〕 第３図は従来の波形記憶装置の回路構成を示す構成図で
あシ、図において、ＡＩはアナログ信号入力端子、τＧ
はトリガ信号入力端子、ＣＫは外部クロック入力端子、
ＤＱは波形記憶装置に蓄えたディジタルデータを出力す
るディジタル出力端子、ＡＱはディジタルデータをＤＡ
変換した信号を出力するアナログ出力端子、１は入力し
たアナログ信号を増幅する入力増幅器、２はアナログ信
号をディジタルデータへ変換するＡＤ変換器、３はＡＤ
変換後のディジタルデータを記憶するディジタルメモリ
、４は波形記憶装置の制御を行う制御回路、５はＡＤ変
換周期設定のためのクロック源となるクロック発生器で
、クロック周期は外部よシ設定されるようになっている
もの、６はトリガ入力信号あるいはアナログ信号のレベ
ルを監視し、設定したレベルに達した時点で制御回路４
ヘパルスを入力するトリガ発生器、Ｔはディジタルメモ
リ３から送られてきたディジタルデータをアナログ信号
に変換するＤＡ変換器である。

第４図は波形配憶装置の動作を示す丸めの波形図で伽）
は波形記憶装置に入力されるアナログ入力信号Ａｓを表
わしたもので、図中の点ＴＰは入力信号ＡｓがＯｖを通
過したトリガ点を示し、この波形記憶装置ではこの信号
の後に行った最初のＡＤ変換データを時間０のデータと
してディジタルメモリ３にｗｌシ込むようになっている
。

０はディジタルメモリのアドレスＭムを示し、トリガＡ
ＴＰ以降は正の値を示し、トリガ点ＴＰ以前は負の値を
示すことが判る。また、ＴＳはタイムスロットを表わす
。

（ｃ）はディジタルメモリのデータをＤＡ変換した信号
ＤＡを表わしたもので、タイムスロットＴ８の変化（メ
モリアドレスの変化）に伴いＤＡ変換されていることが
判る。なお、これらの図でＴＩはＡＤ変換の周期を示し
ており、これは外部よ）設定されるものであシ、したが
ってＡＤ変換周期は７１秒となる。

次に、動作について説明する。

まず、第３図において、アナログ信号入力端子ＡＩに入
力されたアナログ信号Ａｓは入力増幅器１で増幅された
後、ＡＤ変換器２、トリガ発生回路６に伝えられる。そ
して、ＡＤ変換器２は制御回路４の制御により一定周期
ＴＩ秒毎にアナログ信号ＡｓをＡＤ変換し、ディジタル
メモリ３に順次ＡＤ変換され九データを蓄える。一方、
トリガ発生回路６は入力されたアナログ信号Ａｓのレベ
ルを監視し、この信号がＱＶを通過した時点でトリガパ
ルスを発生し、これを制御回路４に供給する。制御回路
４はトリガパルスを受けると次のＡＤ変換データを格納
すべきディジタルメモリ３の相対アドレスを０とし、Ａ
Ｄ変換回数をカウントしてメモリ全容量にデータが収容
され終った時点でこのメモリ３へのデータ蓄積動作を終
了させる。

このように一定周期毎にアナログ信号Ａ　Ｓ　ｆｔＡＤ
変換し、ディジタルメモリ３に配憶しているから、一定
周期毎にこのメモリ３のデータを順次読み出し、ＤＡ変
換器ＴでＤＡ変換すれば入力し九アナログ信号Ａｓを繰
返し再生することができる。またディジタルメモリ３の
出力ＤＱはディジタル信号であるから、仁の信号をディ
ジタル計算機にそのまま取り込むこともできる。

なお、トリガパルス入力後、ディジタルメモリ３へのデ
ータの格納を、このメモリ３の全容量の半分程度で終了
させ、次のメモリアドレスのデータからＤＡ変換させる
ように制御回路４を構成すれば、トリガパルス入力前の
信号も観測することができる。そして、第４図はこの様
子を示している。

〔発明が解決しようとする問題点〕

従来の波形記憶装置は以上のように構成されているので
、トリガパルスの入力時点から最初のＡＤ変換開始時点
までの時間が、アナログ入力信号とＡＤｉ換周期が非周
期であることによシ、最小０秒、最大はＡＤ変換周期Ｔ
Ｉ秒の間で変動する。

このため同様なアナログ信号を入力したとしても０から
７１秒の間で再生したアナログ信号がふらつくことにな
り、多数のアナログ信号のＡＤ変換データを計算機に取
シ込み処理する場合などに計算精度の劣化を生じてしま
うという問題点がある。

また、以上の問題を解決するために、トリガパルスの入
力時点とＡＤ変換開始時点とを同期化させたのでは、デ
ィジタルメモリに記憶したＡＤ変換データに、トリガパ
ルス入力前後での時間的な連続性が失なわれてしまうこ
とになる。

一方、ＡＤ変換周期を短くシ、仁ｎによりトリガパルス
の入力時点からＡＤ変換開始時麿までの絶対的な時間変
動を小さくすることも考えられる。

しかしながらそうすると、アナログ入力信号を記憶すべ
き時間は一定なので、ＡＤ変換周期の短縮によりＡＤ変
換データは増大してしまうことになシ、計算機等で仁の
データを処理する場合、波形記憶装置から計算機へのデ
ータ転送時間が増大し、データ数が多くなっていること
により処理時間も増大してしまうので実用的ではなくな
ってしまうなどの問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、トリガパルス入力前後でのＡＤＫ換データの
時間的連続性を充分に保つ良ままでトリガパルスの入力
時点とＡＤｉ換開始時点までの時間変動を充分に小さく
抑えることができるようにした波形記憶装置を得ること
を目的とする。

〔問題点を解決するための手段〕

この発明に係る波形記憶装置は、ディジタルメモリのメ
モリアドレス算出のための加算回路を設け、ディジタル
メモリへのデータの蓄積は常にＡＤ変換器の持つ最大の
速度で行うようにし、波形記憶終了後ＯＤＡ変換器へあ
るいは計算機へのＡＤ変換データの送出は、外部より設
定されたＡＤ変換周期と波形記憶装置内部のＡＤ変換周
期により得られるオフセット値によシデイジタルメモリ
のデータを順次読出すのではなく、外部より設定された
ＡＤ変換周期に見合うように、メモリの読出アドレスを
オフセット分だけ増加させながら行うようにしたもので
、これによシ従来の波形配憶装置よシも高速のＡＤ変換
器と大容量のディジタルメモリを用いながら、外部へ送
出すべきデータの増加が抑えられるようにし九ものであ
る。

〔作用〕

この発明におけるＡＤ変換データの転送によれば、トリ
ガパルスの入力時点からＡＤ変換開始時点までの時間は
、外部より設定されたＡＤ変換周期の値にかかわらず一
定の変動、つｔ、ｂ内部のＡＤ変換周斯内に収っている
ように外部からは更える。

また、ＡＤ変換周期を短くしたことによる転送データ数
の増大の影響もないため、計算機へのデータ転送時間の
増加、データ処理時間の増加もない。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図は、この発明の一実施例を示す波形記憶装置の回路構
成を示す構成図であシ、第３図と同一符号は同一または
相当部分を示し、８はアドレス加算器で、ディジタルメ
モリ３のアドレス入力に接続され、ディジタル出力端子
ＤＱに出力されるデータの読出アドレスを制御する。次
に第２図は、第１図の波形記憶装置の動作を示すための
波形図で、同図（＆）は第４図と向じ〈アナログ入力信
号Ａｓを示し、同図（ｂ）も第４図と同じくディジタル
メモリのアドレスＭＡを示している。しかして−第４図
（ｃ）は第１図に示すディジタル出力端子ＤＱに出力さ
れるデータがディジタルメモリのどのアドレスから出力
された本のであるかを示すアドレスＭＡＱを表わしてい
る。なお、ＴＪは内部のＡＤ変換周期で一定値であシ、
従って、ＡＤ変換周期はＴＩ秒となる。また、ＴＪと外
部より設定されたＡＤ変換周期ＴＩとはＴＪ＜ＴＩの関
優にあシ、ＴＩはＴＪの整数倍となっている。

次に動作について、第２因を用いて説明する。

アナログ入力信号ＡＳをＡＤ変換し、ディジタルメモリ
３に順次格納してゆく点は従来の波形記憶装置と同じで
あるが、このとき、ＡＤ変換器２として高速のものを、
そしてディジタルメモリ３として大容量のものを用い、
これにより第４−のＡＤ変換周期ＴＩよシもがなり小さ
なＡＤｉ換周期ＴＪで高速にＡＤ変換し、ディジタルメ
モリ３にデータを蓄えている点が異る。

一方、アナログ入力信号の波形記憶が終了し、次にＡＤ
変換データを計算機等へ転送する場合は次のようになる
。すなわち、まず、制御回路４で外部から設定されたＡ
Ｄ変換周期ＴＩを内部のＡＤ変換周期ＴＪで割算し、そ
の結果をアドレス加算器８へ伝える（この値をオフセッ
ト値とする）。

また、ディジタルメモリ３の開始アドレスもＴＩ。

ＴＪおよび外部から設定されたスタートアドレスから算
出し伝える。

この結果、アドレス加算器８はメモリの開始アドレスか
ら順にオフセット値だけアドレスを増加させながらディ
ジタルメモリ３をアクセスし、データをディジタル出力
端子ＤＱに送出することによりＡＤ変換データを計算機
にデータ転送する。

なお、上記実施例では、外部設定のＡＤｉ換周期ＴＩと
内部のＡＤＫ換周期ＴＪからオフセット値を算出し、さ
らにメモリの開始アドレスの計算も行っているが、外部
設定はある限られた値の内から選択するのが普通である
から、あらかじめ計算し変換表を作成して波形記憶装置
の中に持つようにすれば回路を簡単にでき、さらに高速
化することができる。

〔発明の効果〕

以上のように、この発明によればＡＤ変換はＡＤ変換器
で決まる最大の速度で行い、一方、データの計算機への
読み出し時には、これとは別に設定されたＡＤ変換周期
に見合ってデータを送出するように構成したので、トリ
ガパルスの入力時点から最初のＡＤ変換開始時点までの
時間の変動は外部設定のＡＤ変換周期によらず一定値内
に抑えられ、また、データ転送数も増大することがなく
、従って計算精度を高く保ち、かつ、処理時間が短くて
済むなどの効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による波形記憶装置の構成
を示す構成図、第２図は第１図の波形記憶装置の動作を
示すための波形１、第３因は従来の波形記憶装置の構成
を示す構成図、第４囮は第３図の波形記憶装置の動作を
示すための波形のである。図面において、１は入力増幅
器、２はＡＤ変換器、３はディジタルメモリ、４は制御
回路、５はクロック発生器、６けトリガ発生器、７はＤ
Ａ変換器、８はアドレス加算器、ＡＳはアナログ入力信
号、ＭＡはディジタルメモリのアドレス、ＭＡＱはディ
ジタルメモリのデータ出力時のアドレス、ＴＰはトリガ
点、ＤＡはＤＡ変換信号、ＴＩは外部より設定されたＡ
Ｄ変換周期、ＴＪは内部のＡＤ変換周期である。 なお図中、同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 　アナログ信号で与えられる波形情報をディジタルデー
   タ化してディジタルメモリに記憶する方式の波形記憶装
   置において、上記ディジタルメモリの読出アドレス値に
   所定の一定値を順次付加するための加算手段を設け、上
   記ディジタルメモリからのデータの読出が上記所定の一
   定値ごとの抽出動作となるように構成したことを特徴と
   する波形記憶装置。