JPS6119550Y2 - - Google Patents
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- Publication number
- JPS6119550Y2 JPS6119550Y2 JP1979124822U JP12482279U JPS6119550Y2 JP S6119550 Y2 JPS6119550 Y2 JP S6119550Y2 JP 1979124822 U JP1979124822 U JP 1979124822U JP 12482279 U JP12482279 U JP 12482279U JP S6119550 Y2 JPS6119550 Y2 JP S6119550Y2
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- JP
- Japan
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- transistor
- output
- transistors
- emitter
- output transistor
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- Expired
Links
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Landscapes
- Amplifiers (AREA)
Description
【考案の詳細な説明】
この考案はプツシユプル増幅回路に係り、より
詳しくは出力トランジスタとしてNPN及びPNP
トランジスタを用いたコンプリメンタリプツシユ
プル増幅回路に関する。
詳しくは出力トランジスタとしてNPN及びPNP
トランジスタを用いたコンプリメンタリプツシユ
プル増幅回路に関する。
従来のコンプリメンタリプツシユプル増幅回路
は、第１図に例示するように、負荷RLに対する
出力点Ｏに対してそれぞれNPN出力トランジス
タＱ１とPNPトランジスタＱ２のエミツタがエミ
ツタ抵抗Ｒ１，Ｒ２を介して接続され、これらの
駆動トランジスタＱ３，Ｑ４はそのエミツタがト
ランジスタＱ１，Ｑ２のベースに接続され、かつ
出力点Ｏに対してそれぞれ抵抗Ｒ３，Ｒ４を介し
て接続され、駆動トランジスタＱ３，Ｑ４のベー
スには信号源Eiが接続され、入力信号の正負に
より駆動トランジスタＱ３又はＱ４が導通し、こ
れによつて出力トランジスタＱ１又はＱ２が導通
することにより、第２図の実線に示すような出力
トランジスタＱ１，Ｑ２の電流波形が得られるよ
うにしたものである。なお、図中、Ｄ１〜Ｄ４は
温度補償用ダイオード、RVは調整抵抗、Ｒ５，
Ｒ６は固定抵抗である。
は、第１図に例示するように、負荷RLに対する
出力点Ｏに対してそれぞれNPN出力トランジス
タＱ１とPNPトランジスタＱ２のエミツタがエミ
ツタ抵抗Ｒ１，Ｒ２を介して接続され、これらの
駆動トランジスタＱ３，Ｑ４はそのエミツタがト
ランジスタＱ１，Ｑ２のベースに接続され、かつ
出力点Ｏに対してそれぞれ抵抗Ｒ３，Ｒ４を介し
て接続され、駆動トランジスタＱ３，Ｑ４のベー
スには信号源Eiが接続され、入力信号の正負に
より駆動トランジスタＱ３又はＱ４が導通し、こ
れによつて出力トランジスタＱ１又はＱ２が導通
することにより、第２図の実線に示すような出力
トランジスタＱ１，Ｑ２の電流波形が得られるよ
うにしたものである。なお、図中、Ｄ１〜Ｄ４は
温度補償用ダイオード、RVは調整抵抗、Ｒ５，
Ｒ６は固定抵抗である。
このように、従来のプツシユプル増幅回路は、
入力信号の正負により、出力トランジスタＱ１，
Ｑ２がスイチツングするため、スイチツング歪が
発生し、増幅器の歪率を悪化させるという問題が
ある。
入力信号の正負により、出力トランジスタＱ１，
Ｑ２がスイチツングするため、スイチツング歪が
発生し、増幅器の歪率を悪化させるという問題が
ある。
この考案の主たる目的は、上記したスイチツン
グ歪を減少させることのできる構成のプツシユプ
ル増幅回路を提供することにある。
グ歪を減少させることのできる構成のプツシユプ
ル増幅回路を提供することにある。
この考案の特徴は、前記駆動トランジスタとそ
れぞれエミツタが共通に接続されて第１，第２の
差動増幅回路を構成するトランジスタを付加し、
駆動トランジスタが非導通となつている場合には
該付加トランジスタにより対応する出力トランジ
スタのベース電流を確保するようにしたことにあ
る。
れぞれエミツタが共通に接続されて第１，第２の
差動増幅回路を構成するトランジスタを付加し、
駆動トランジスタが非導通となつている場合には
該付加トランジスタにより対応する出力トランジ
スタのベース電流を確保するようにしたことにあ
る。
以下この考案の詳細を図面に示す実施例により
説明する。第３図はこの考案の前提となる増幅回
路を示しており、第１図の従来例と異なつている
点は、前記駆動トランジスタＱ３，Ｑ４に対して
それぞれエミツタが共通に接続されて第１，第２
の差動増幅回路を構成するNPNトランジスタＱ
５及びPNPトランジスタＱ６を付加し、これらの
トランジスタＱ５，Ｑ６のコレクタはそれぞれ非
制御電源Ｖ１，Ｖ２に対してコレクタ抵抗Ｒ７，
Ｒ８を介して接続すると共に、非制御電源Ｖ１，
Ｖ２の電圧を抵抗Ｒ９とＲ１０、及びＲ１１とＲ
１２で分圧した電圧ベースに加えてベース電流を
供給するようにしたことにある。
説明する。第３図はこの考案の前提となる増幅回
路を示しており、第１図の従来例と異なつている
点は、前記駆動トランジスタＱ３，Ｑ４に対して
それぞれエミツタが共通に接続されて第１，第２
の差動増幅回路を構成するNPNトランジスタＱ
５及びPNPトランジスタＱ６を付加し、これらの
トランジスタＱ５，Ｑ６のコレクタはそれぞれ非
制御電源Ｖ１，Ｖ２に対してコレクタ抵抗Ｒ７，
Ｒ８を介して接続すると共に、非制御電源Ｖ１，
Ｖ２の電圧を抵抗Ｒ９とＲ１０、及びＲ１１とＲ
１２で分圧した電圧ベースに加えてベース電流を
供給するようにしたことにある。
差動増幅回路を構成するトランジスタＱ３〜Ｑ
６はそれぞれ正常にバイアスされ、トランジスタ
Ｑ３，Ｑ５の合成エミツタ電流は前記抵抗Ｒ３及
び対応する出力トランジスタＱ１のベースに分流
し、またトランジスタＱ４，Ｑ６の合成エミツタ
電流は前記抵抗Ｒ４及び対応する出力トランジス
タＱ２のベースに分流するように設定されてい
る。
６はそれぞれ正常にバイアスされ、トランジスタ
Ｑ３，Ｑ５の合成エミツタ電流は前記抵抗Ｒ３及
び対応する出力トランジスタＱ１のベースに分流
し、またトランジスタＱ４，Ｑ６の合成エミツタ
電流は前記抵抗Ｒ４及び対応する出力トランジス
タＱ２のベースに分流するように設定されてい
る。
今入力信号Eiが負側に励振した場合、負荷RL
より第２の出力トランジスタＱ２のエミツタ抵抗
Ｒ２に電流が供給されるが、電流量が大きくなる
と、第１の出力トランジスタＱ１側の駆動トラン
ジスタＱ３は逆バイアスされ、カツトオフに至
る。しかしながら、該駆動トランジスタＱ３と対
をなす付加トランジスタＱ５のエミツタ電流によ
り、第１の出力トランジスタＱ１のベース電流
が、電源Ｖ１，コレクタ抵抗Ｒ７，トランジスタ
Ｑ５，トランジスタＱ１，エミツタ抵抗Ｒ１の閉
回路により確保されるから、第１の出力トランジ
スタＱ１はカツトオフに至ることはない。一方、
この場合、第２の出力トランジスタＱ２の駆動ト
ランジスタＱ４は正常にバイアスされているが、
該トランジスタＱ４と対をなす付加トランジスタ
Ｑ６のベース電位は出力に対して固定されている
為、共通エミツタの電位がベース電位より低くな
り、該トランジスタＱ６はカツトオフに至る。即
ちトランジスタＱ３，Ｑ６はカツトオフとなり、
Ｑ４，Ｑ５はオンすることになる。
より第２の出力トランジスタＱ２のエミツタ抵抗
Ｒ２に電流が供給されるが、電流量が大きくなる
と、第１の出力トランジスタＱ１側の駆動トラン
ジスタＱ３は逆バイアスされ、カツトオフに至
る。しかしながら、該駆動トランジスタＱ３と対
をなす付加トランジスタＱ５のエミツタ電流によ
り、第１の出力トランジスタＱ１のベース電流
が、電源Ｖ１，コレクタ抵抗Ｒ７，トランジスタ
Ｑ５，トランジスタＱ１，エミツタ抵抗Ｒ１の閉
回路により確保されるから、第１の出力トランジ
スタＱ１はカツトオフに至ることはない。一方、
この場合、第２の出力トランジスタＱ２の駆動ト
ランジスタＱ４は正常にバイアスされているが、
該トランジスタＱ４と対をなす付加トランジスタ
Ｑ６のベース電位は出力に対して固定されている
為、共通エミツタの電位がベース電位より低くな
り、該トランジスタＱ６はカツトオフに至る。即
ちトランジスタＱ３，Ｑ６はカツトオフとなり、
Ｑ４，Ｑ５はオンすることになる。
逆に入力信号が正側に励振した場合、負荷RL
に第１の出力トランジスタＱ１のエミツタ抵抗Ｒ
１より電流が供給されるが、電流量が大きくなる
と、エミツタ抵抗Ｒ１の電圧降下により、第２の
出力トランジスタＱ２の駆動トランジスタＱ４は
逆バイアスされ、カツトオフに至る。しかしなが
ら該トランジスタＱ４と対をなす付加トランジス
タＱ６のエミツタ電流により、第２の出力トラン
ジスタＱ２はバイアスされ、カツトオフに至るこ
とはない。また第１の出力トランジスタＱ１の駆
動トランジスタＱ３は正常にバイアスされている
が、対をなす付加トランジスタＱ５のベース電位
は出力に対して固定されている為、共通エミツタ
の電位が該ベース電位よりも高くなり、該付加ト
ランジスタＱ５はカツトオフに至る。即ちトラン
ジスタＱ４，Ｑ５はカツトオフとなり、トランジ
スタＱ３，Ｑ６はオンすることになる。
に第１の出力トランジスタＱ１のエミツタ抵抗Ｒ
１より電流が供給されるが、電流量が大きくなる
と、エミツタ抵抗Ｒ１の電圧降下により、第２の
出力トランジスタＱ２の駆動トランジスタＱ４は
逆バイアスされ、カツトオフに至る。しかしなが
ら該トランジスタＱ４と対をなす付加トランジス
タＱ６のエミツタ電流により、第２の出力トラン
ジスタＱ２はバイアスされ、カツトオフに至るこ
とはない。また第１の出力トランジスタＱ１の駆
動トランジスタＱ３は正常にバイアスされている
が、対をなす付加トランジスタＱ５のベース電位
は出力に対して固定されている為、共通エミツタ
の電位が該ベース電位よりも高くなり、該付加ト
ランジスタＱ５はカツトオフに至る。即ちトラン
ジスタＱ４，Ｑ５はカツトオフとなり、トランジ
スタＱ３，Ｑ６はオンすることになる。
つまり、入力信号が正負いずれに励振された場
合にも出力トランジスタＱ１，Ｑ２はオフするこ
となく、従つてスイチツングせず、第２図の点線
に示すような特性が得られる。
合にも出力トランジスタＱ１，Ｑ２はオフするこ
となく、従つてスイチツングせず、第２図の点線
に示すような特性が得られる。
ところで、出力トランジスタＱ１，Ｑ２がスイ
ツチしない場合であつても、電流が急激に変化す
る部分があると、その高調波成分が相互誘導等に
より入力回路に戻り、歪率を悪化させる場合があ
る。以下の実施例はこの電流が急激に変化する部
分をなくすることにより、さらに歪を小さくした
ものである。
ツチしない場合であつても、電流が急激に変化す
る部分があると、その高調波成分が相互誘導等に
より入力回路に戻り、歪率を悪化させる場合があ
る。以下の実施例はこの電流が急激に変化する部
分をなくすることにより、さらに歪を小さくした
ものである。
第４図の実施例は、電源Ｖ１，Ｖ２の各負極、
正極をそれぞれ第２の出力トランジスタＱ２、第
１の出力トランジスタＱ１のエミツタに接続する
ことにより、第１の出力トランジスタＱ１には第
２の出力トランジスタＱ２のエミツタ抵抗Ｒ２の
電圧降下で変調をかけ、また第２の出力トランジ
スタＱ２には第１の出力トランジスタＱ１のエミ
ツタ抵抗Ｒ１の電圧降下で変調をかけることによ
り、第５図に示すような特性が得られるようにし
たものである。即ちｅ点，ｏ点，ｆ点の電位をそ
れぞれEe，Eo，Efとすると、Ee−Eo＝V1−ＶR
２、あるいはEo−Ef＝V2−ＶR1は入力信号が負
側、あるいは正側により励振する程小となり、電
流波形の丸め効果が得られるようにしたものであ
る。また、温度上昇に伴ない、第１，第２の出力
トランジスタＱ１，Ｑ２に多くの無信号電流が流
れようとすると、エミツタ抵抗Ｒ１，Ｒ２の電圧
降下は大きくなるので、付加トランジスタＱ５，
Ｑ６のベース電位は下がり、第１，第２の出力ト
ランジスタＱ１，Ｑ２へのベースバイアス電流は
少なくなり、無信号電流を少なくする方向に作用
するので、温度補償作用をなす。なお、Ｄ１〜Ｄ
４にバリスタ等を用いた温合補償回路は従来の回
路と同様の作用をなす。
正極をそれぞれ第２の出力トランジスタＱ２、第
１の出力トランジスタＱ１のエミツタに接続する
ことにより、第１の出力トランジスタＱ１には第
２の出力トランジスタＱ２のエミツタ抵抗Ｒ２の
電圧降下で変調をかけ、また第２の出力トランジ
スタＱ２には第１の出力トランジスタＱ１のエミ
ツタ抵抗Ｒ１の電圧降下で変調をかけることによ
り、第５図に示すような特性が得られるようにし
たものである。即ちｅ点，ｏ点，ｆ点の電位をそ
れぞれEe，Eo，Efとすると、Ee−Eo＝V1−ＶR
２、あるいはEo−Ef＝V2−ＶR1は入力信号が負
側、あるいは正側により励振する程小となり、電
流波形の丸め効果が得られるようにしたものであ
る。また、温度上昇に伴ない、第１，第２の出力
トランジスタＱ１，Ｑ２に多くの無信号電流が流
れようとすると、エミツタ抵抗Ｒ１，Ｒ２の電圧
降下は大きくなるので、付加トランジスタＱ５，
Ｑ６のベース電位は下がり、第１，第２の出力ト
ランジスタＱ１，Ｑ２へのベースバイアス電流は
少なくなり、無信号電流を少なくする方向に作用
するので、温度補償作用をなす。なお、Ｄ１〜Ｄ
４にバリスタ等を用いた温合補償回路は従来の回
路と同様の作用をなす。
第６図の実施例は、前記分圧用抵抗Ｒ１０，Ｒ
１１の一端をそれぞれ第２、第１の出力トランジ
スタＱ２，Ｑ１のエミツタに接続することによ
り、入力信号が負側、正側にそれぞれより励振し
た場合には、付加トランジスタＱ５，Ｑ６のベー
ス電位がそれぞれ負側、正側に偏位して前記丸め
効果が得られるようにしたものである。
１１の一端をそれぞれ第２、第１の出力トランジ
スタＱ２，Ｑ１のエミツタに接続することによ
り、入力信号が負側、正側にそれぞれより励振し
た場合には、付加トランジスタＱ５，Ｑ６のベー
ス電位がそれぞれ負側、正側に偏位して前記丸め
効果が得られるようにしたものである。
第７図の実施例は、第１の出力トランジスタＱ
１のベースと第２の出力トランジスタＱ２のエミ
ツタを抵抗Ｒ１３で接続し、かつ第２の出力トラ
ンジスタＱ２のベースと第１の出力トランジスタ
Ｑ１のエミツタとを抵抗Ｒ１４で接続することに
より、第２の出力トランジスタＱ２のエミツタ抵
抗Ｒ２の電圧降下により第１の出力トランジスタ
Ｑ１のベース電流を減少させ、第１の出力トラン
ジスタＱ１のエミツタ抵抗Ｒ１の電圧降下により
第２の出力トランジスタＱ２のベース電流を減少
させることにより、前記丸み効果が得られるよう
にしたものである。
１のベースと第２の出力トランジスタＱ２のエミ
ツタを抵抗Ｒ１３で接続し、かつ第２の出力トラ
ンジスタＱ２のベースと第１の出力トランジスタ
Ｑ１のエミツタとを抵抗Ｒ１４で接続することに
より、第２の出力トランジスタＱ２のエミツタ抵
抗Ｒ２の電圧降下により第１の出力トランジスタ
Ｑ１のベース電流を減少させ、第１の出力トラン
ジスタＱ１のエミツタ抵抗Ｒ１の電圧降下により
第２の出力トランジスタＱ２のベース電流を減少
させることにより、前記丸み効果が得られるよう
にしたものである。
なお、実際の回路においては、前記電源Ｖ１，
Ｖ２は、第５図の変形例である第８図に示すよう
に、ツエナーダイオードZD１，ZD２と、これら
のツエナーダイオードZD１，ZD２にそれぞれ電
流を供給する定電流回路あるいは図示のような抵
抗Rx，Ryにより構成することができ、また、入
力信号は、第２のトランジスタの駆動トランジス
タＱ４のベースと負側電源（−Ｂ）との間に、入
力信号Eiをベース・エミツタ間に接続したNPN
トランジスタＱ７を設け、かつ第１のトランジス
タの駆動トランジスタＱ３のベースと正極電源
（＋Ｂ）との間に定電流負荷Ｉ１を設けることに
より、入力回路を構成できる。
Ｖ２は、第５図の変形例である第８図に示すよう
に、ツエナーダイオードZD１，ZD２と、これら
のツエナーダイオードZD１，ZD２にそれぞれ電
流を供給する定電流回路あるいは図示のような抵
抗Rx，Ryにより構成することができ、また、入
力信号は、第２のトランジスタの駆動トランジス
タＱ４のベースと負側電源（−Ｂ）との間に、入
力信号Eiをベース・エミツタ間に接続したNPN
トランジスタＱ７を設け、かつ第１のトランジス
タの駆動トランジスタＱ３のベースと正極電源
（＋Ｂ）との間に定電流負荷Ｉ１を設けることに
より、入力回路を構成できる。
以上述べたように、この考案によれば、出力ト
ランジスタＱ１，Ｑ２がスイツチングすることが
なく、トランジスタＱ１，Ｑ２のコレクタ電流の
変化もなめらかであるので、歪率を向上させるこ
とができる。
ランジスタＱ１，Ｑ２がスイツチングすることが
なく、トランジスタＱ１，Ｑ２のコレクタ電流の
変化もなめらかであるので、歪率を向上させるこ
とができる。
第１図は従来のプツシユプル増幅回路の一例を
示す回路、第２図は従来回路とこの考案の実施例
の回路の動作特性を比較して示す図、第３図はこ
の考案の前提となる増幅回路を示す回路図、第４
図はこの考案の一実施例を示す回路図、第５図は
第４図の回路の動作特定図、第６図ないし第８図
はそれぞれこの考案の他の実施例を示す回路図で
ある。 Ｑ１……第１の出力トランジスタ、Ｑ２……第
２の出力トランジスタ、Ｑ３，Ｑ４……駆動トラ
ンジスタ、Ｑ５，Ｑ６……付加トランジスタ、Ｒ
１，Ｒ２……エミツタ抵抗、Ｒ３，Ｒ４……共通
エミツタ抵抗、Ei……入力信号、RL……負荷、
Ｏ……出力点。
示す回路、第２図は従来回路とこの考案の実施例
の回路の動作特性を比較して示す図、第３図はこ
の考案の前提となる増幅回路を示す回路図、第４
図はこの考案の一実施例を示す回路図、第５図は
第４図の回路の動作特定図、第６図ないし第８図
はそれぞれこの考案の他の実施例を示す回路図で
ある。 Ｑ１……第１の出力トランジスタ、Ｑ２……第
２の出力トランジスタ、Ｑ３，Ｑ４……駆動トラ
ンジスタ、Ｑ５，Ｑ６……付加トランジスタ、Ｒ
１，Ｒ２……エミツタ抵抗、Ｒ３，Ｒ４……共通
エミツタ抵抗、Ei……入力信号、RL……負荷、
Ｏ……出力点。
Claims (1)
- 第１の出力トランジスタと第２の出力トランジ
スタの各エミツタをそれぞれ第１および第２のエ
ミツタ抵抗を介して出力点に接続し、各出力トラ
ンジスタのベースに各駆動トランジスタのエミツ
タを接続したプツシユプル増幅回路において、前
記第１，第２の出力トランジスタの各駆動トラン
ジスタに対してそれぞれエミツタが共通に接続さ
れる第１，第２の付加トランジスタと、前記第２
の出力トランジスタと前記第２のエミツタ抵抗の
接続点より前記第１の付加トランジスタのバイア
スを与える第１の電源回路と、前記第１の出力ト
ランジスタと前記第１のエミツタ抵抗の接続点よ
り前記第２の付加トランジスタのバイアスを与え
る第２の電源回路と、出力点にそれぞれ共通エミ
ツタ抵抗とにより差動増幅回路を構成し、前記第
１又は第２の出力トランジスタの各駆動トランジ
スタのカツトオフ時に対をなす前記付加トランジ
スタにより前記第１，第２の出力トランジスタの
ベース電流を確保するようにしたことを特徴とす
るプツシユプル増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1979124822U JPS6119550Y2 (ja) | 1979-09-10 | 1979-09-10 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1979124822U JPS6119550Y2 (ja) | 1979-09-10 | 1979-09-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5642015U JPS5642015U (ja) | 1981-04-17 |
| JPS6119550Y2 true JPS6119550Y2 (ja) | 1986-06-12 |
Family
ID=29356709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1979124822U Expired JPS6119550Y2 (ja) | 1979-09-10 | 1979-09-10 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6119550Y2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5541025A (en) * | 1978-09-14 | 1980-03-22 | Nagasawa:Kk | Bias current automatic adjusting method and push pull amplifier circuit |
-
1979
- 1979-09-10 JP JP1979124822U patent/JPS6119550Y2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5541025A (en) * | 1978-09-14 | 1980-03-22 | Nagasawa:Kk | Bias current automatic adjusting method and push pull amplifier circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5642015U (ja) | 1981-04-17 |
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