JP2969678B2 - 帯域補正回路 - Google Patents
帯域補正回路Info
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- JP2969678B2 JP2969678B2 JP1244173A JP24417389A JP2969678B2 JP 2969678 B2 JP2969678 B2 JP 2969678B2 JP 1244173 A JP1244173 A JP 1244173A JP 24417389 A JP24417389 A JP 24417389A JP 2969678 B2 JP2969678 B2 JP 2969678B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、帯域補正回路に関し、特に差動増幅回路を
備えた帯域補正回路に関する。
備えた帯域補正回路に関する。
従来、この種の帯域補正回路は、第４図に示すよう
に、出力用の端子T3,T4の外側にコンデンサC1,C2を外付
けし、差動増幅回路１の負荷抵抗R3,R4とこれら外付け
されたコンデンサC1,C2とでRCフィルタを形成し帯域補
正を行う構成となっていた。
に、出力用の端子T3,T4の外側にコンデンサC1,C2を外付
けし、差動増幅回路１の負荷抵抗R3,R4とこれら外付け
されたコンデンサC1,C2とでRCフィルタを形成し帯域補
正を行う構成となっていた。
上述した従来の帯域補正回路は、帯域補正を差動増幅
回路１の負荷抵抗R3,R4及び外付けのコンデンサC1,C2に
よるRCフィルタで行う構成となっているので、帯域調整
にあたり、受動素子である抵抗R3,R4若はコンデンサC1,
C2を取換える必要があり、取換え用を含む部品点数が増
加するという欠点があり、また超高周波における帯域補
正においては、外付けのコンデンサC1,C2実装までの距
離に応じて発生するインダクタンスにより、帯域補正が
困難になるという欠点がある。
回路１の負荷抵抗R3,R4及び外付けのコンデンサC1,C2に
よるRCフィルタで行う構成となっているので、帯域調整
にあたり、受動素子である抵抗R3,R4若はコンデンサC1,
C2を取換える必要があり、取換え用を含む部品点数が増
加するという欠点があり、また超高周波における帯域補
正においては、外付けのコンデンサC1,C2実装までの距
離に応じて発生するインダクタンスにより、帯域補正が
困難になるという欠点がある。
本発明の目的は、外付け用の部品をなくすことがで
き、帯域補正を容易に行うことができる帯域補正回路を
提供することにある。
き、帯域補正を容易に行うことができる帯域補正回路を
提供することにある。
本発明の帯域補正回路は、各エミッタを共通接続し各
ベースに第１及び第２の入力信号をそれぞれ対応して入
力する第１及び第２のトランジスタと、これら第１及び
第２のトランジスタのコレクタと電源供給端子との間に
それぞれ対応して接続された第１及び第２の抵抗とを備
えた差動増幅回路と、前記第１及び第２のトランジスタ
のベース・コレクタ間にそれぞれ対応して接続された第
１及び第２の拡散接合容量素子と、前記第１及び第２の
トランジスタのベース・コレクタ間電圧を外部からの制
御電圧により制御するバイアス制御回路とを有してい
る。
ベースに第１及び第２の入力信号をそれぞれ対応して入
力する第１及び第２のトランジスタと、これら第１及び
第２のトランジスタのコレクタと電源供給端子との間に
それぞれ対応して接続された第１及び第２の抵抗とを備
えた差動増幅回路と、前記第１及び第２のトランジスタ
のベース・コレクタ間にそれぞれ対応して接続された第
１及び第２の拡散接合容量素子と、前記第１及び第２の
トランジスタのベース・コレクタ間電圧を外部からの制
御電圧により制御するバイアス制御回路とを有してい
る。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例を示す回路図である。
この実施例は、第１の入力信号IN1を差動増幅回路１
の第１のトランジスタQ3のベースへ伝達するエミッタフ
ォロア構成のトランジスタQ1及び抵抗R1と、第１の入力
信号IN1と相補の関係にある第２の入力信号IN2を差動増
幅回路１の第２のトランジスタQ4のベースへ伝達するエ
ミッタフォロア構成のトランジスタQ2及び抵抗R2と、エ
ミッタを共通接続した第１及び第２のトランジスタQ3,Q
4、これらトランジスタQ3,Q4のエミッタと接地端子との
間に接続された電流源I1、及びトランジスタQ3,Q4のコ
レクタと電源供給端子（電源電圧Vcc）との間にそれぞ
れ対応して接続された抵抗R3,R4を備えた差動増幅器１
と、トランジスタQ3,Q4のベース・コレクタ間にそれぞ
れ対応して接続された第１及び第２の拡散接合容量素子
のトランジスタQ7,Q8と、コレクタとエミッタをそれぞ
れトランジスタQ3,Q4のベースと接地端子にそれぞれ対
応して接続し各ベースに端子T5から入力される制御電圧
VBによりトランジスタQ5,Q6に流れる電流を制御し、ト
ランジスタQ3,Q4のベース・コレクタ間の電圧、すなわ
ちトランジスタQ7,Q8の各両端間の電圧を制御するバイ
アス制御回路２とを有する構成となっている。
の第１のトランジスタQ3のベースへ伝達するエミッタフ
ォロア構成のトランジスタQ1及び抵抗R1と、第１の入力
信号IN1と相補の関係にある第２の入力信号IN2を差動増
幅回路１の第２のトランジスタQ4のベースへ伝達するエ
ミッタフォロア構成のトランジスタQ2及び抵抗R2と、エ
ミッタを共通接続した第１及び第２のトランジスタQ3,Q
4、これらトランジスタQ3,Q4のエミッタと接地端子との
間に接続された電流源I1、及びトランジスタQ3,Q4のコ
レクタと電源供給端子（電源電圧Vcc）との間にそれぞ
れ対応して接続された抵抗R3,R4を備えた差動増幅器１
と、トランジスタQ3,Q4のベース・コレクタ間にそれぞ
れ対応して接続された第１及び第２の拡散接合容量素子
のトランジスタQ7,Q8と、コレクタとエミッタをそれぞ
れトランジスタQ3,Q4のベースと接地端子にそれぞれ対
応して接続し各ベースに端子T5から入力される制御電圧
VBによりトランジスタQ5,Q6に流れる電流を制御し、ト
ランジスタQ3,Q4のベース・コレクタ間の電圧、すなわ
ちトランジスタQ7,Q8の各両端間の電圧を制御するバイ
アス制御回路２とを有する構成となっている。
次に、この実施例の動作について説明する。
第２図（ａ），（ｂ）はそれぞれこの実施例の動作を
説明するための飛散接合容量素子のトランジスタQ7,（Q
8）の部分の回路図及び等価回路図である。
説明するための飛散接合容量素子のトランジスタQ7,（Q
8）の部分の回路図及び等価回路図である。
第２図（ｂ）において、トランジスタQ7のコレクタ及
びエミッタの拡散接合容量をCjc及びCjeとして表わして
いる。
びエミッタの拡散接合容量をCjc及びCjeとして表わして
いる。
この時、トランジスタQ7の拡散接合容量Cjc,Cjeは、
両端の電圧をV1及びV2とすると（１）式及び（２）式で
表わされる。
両端の電圧をV1及びV2とすると（１）式及び（２）式で
表わされる。
但し、Cjc0,Cje0:V1＝V2時の拡散接合容量 φc,φe :接合電位 mc,me :傾斜係数 従って、トランジスタQ7の全拡散接合容量Cjは と表わされ、V2−V1の差電位が増加すると一般的にCjは
小さくなる。
小さくなる。
以上よりこの実施例における帯域補正としては、カッ
トオフ周波数f(-3dB)が 但し、R :抵抗R3,R4の抵抗値 gm :トランジスタQ3,Q4の相互コンダクタンス Cj0:トランジスタQ3,Q4のベース・コレクタ間
容量 となり、外付け部品なしにカットオフ周波数f(-3dB)を
制御電圧VBにより制御することができる。
トオフ周波数f(-3dB)が 但し、R :抵抗R3,R4の抵抗値 gm :トランジスタQ3,Q4の相互コンダクタンス Cj0:トランジスタQ3,Q4のベース・コレクタ間
容量 となり、外付け部品なしにカットオフ周波数f(-3dB)を
制御電圧VBにより制御することができる。
第３図は本発明の第２の実施例を示す回路図である。
この実施例は、トランジスタQ3,Q4のコレクタ側の電
圧をバイアス制御回路2Aにより制御するようにしたもの
で、トランジスタQ1,Q2のエミッタ側に抵抗がないの
で、大電流駆動することができるという利点がある。
圧をバイアス制御回路2Aにより制御するようにしたもの
で、トランジスタQ1,Q2のエミッタ側に抵抗がないの
で、大電流駆動することができるという利点がある。
以上説明したように本発明は、差動増幅回路の第１及
び第２のトランジスタのベース・コレクタ間にそれぞれ
拡散接合容量素子を設け、これら拡散接合容量素子の各
両端間の電圧を制御して容量値を制御し、第１及び第２
のトランジスタの負荷抵抗とで構成されるCRフィルタの
特性を制御する構成とすることにより、外付け用の部品
なしで帯域補正を容易に行うことができる効果がある。
び第２のトランジスタのベース・コレクタ間にそれぞれ
拡散接合容量素子を設け、これら拡散接合容量素子の各
両端間の電圧を制御して容量値を制御し、第１及び第２
のトランジスタの負荷抵抗とで構成されるCRフィルタの
特性を制御する構成とすることにより、外付け用の部品
なしで帯域補正を容易に行うことができる効果がある。
第１図は本発明の第１の実施例を示す回路図、第２図
（ａ），（ｂ）はそれぞれ第１図に示された実施例の動
作を説明するための拡散接合容量素子の部分の回路図及
び等価回路図、第３図は本発明の第２の実施例を示す回
路図、第４図は従来の帯域補正回路の一例を示す回路図
である。 １……差動増幅回路、2,2A……バイアス制御回路、C1,C
2……コンデンサ、I1〜I3……電流源、Q1〜Q10……トラ
ンジスタ、R1〜R4……抵抗。
（ａ），（ｂ）はそれぞれ第１図に示された実施例の動
作を説明するための拡散接合容量素子の部分の回路図及
び等価回路図、第３図は本発明の第２の実施例を示す回
路図、第４図は従来の帯域補正回路の一例を示す回路図
である。 １……差動増幅回路、2,2A……バイアス制御回路、C1,C
2……コンデンサ、I1〜I3……電流源、Q1〜Q10……トラ
ンジスタ、R1〜R4……抵抗。
Claims (1)
- 【請求項１】各エミッタを共通接続し各ベースに第１及
び第２の入力信号をそれぞれ対応して入力する第１及び
第２のトランジスタと、これら第１及び第２のトランジ
スタのコレクタと電源供給端子との間にそれぞれ対応し
て接続された第１及び第２の抵抗とを備えた差動増幅回
路と、前記第１及び第２のトランジスタのベース・コレ
クタ間にそれぞれ対応して接続された第１及び第２の拡
散接合容量素子と、前記第１及び第２のトランジスタの
ベース・コレクタ間電圧を外部からの制御電圧により制
御するバイアス制御回路とを有することを特徴とする帯
域補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1244173A JP2969678B2 (ja) | 1989-09-19 | 1989-09-19 | 帯域補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1244173A JP2969678B2 (ja) | 1989-09-19 | 1989-09-19 | 帯域補正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03106107A JPH03106107A (ja) | 1991-05-02 |
| JP2969678B2 true JP2969678B2 (ja) | 1999-11-02 |
Family
ID=17114854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1244173A Expired - Fee Related JP2969678B2 (ja) | 1989-09-19 | 1989-09-19 | 帯域補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2969678B2 (ja) |
-
1989
- 1989-09-19 JP JP1244173A patent/JP2969678B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03106107A (ja) | 1991-05-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |