JPS61193401A - チツプ形正特性サ−ミスタ - Google Patents
チツプ形正特性サ−ミスタInfo
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- JPS61193401A JPS61193401A JP60034243A JP3424385A JPS61193401A JP S61193401 A JPS61193401 A JP S61193401A JP 60034243 A JP60034243 A JP 60034243A JP 3424385 A JP3424385 A JP 3424385A JP S61193401 A JPS61193401 A JP S61193401A
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- JP
- Japan
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- positive temperature
- coefficient thermistor
- chip
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/85909—Post-treatment of the connector or wire bonding area
- H01L2224/8592—Applying permanent coating, e.g. protective coating
Landscapes
- Thermistors And Varistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明はチップ形正特性サーミスタに関し、特にたと
えば回路電流を制御するための素子どして用・いられる
チップ形正特性サーミスタに関する。
えば回路電流を制御するための素子どして用・いられる
チップ形正特性サーミスタに関する。
（従来技術）
第８図は従来の正特性サーミスタをプリント基板に装着
した状態を示す断面図である。正特性サーミスタｌは、
正特性サーミスタ素子２の両生面に電極３，３′が形成
されている。そして、銅箔４．４′などの導電パターン
の形成されたプリント基板５に装着する場合は、一方面
の電極３がはんだ６によって銅箔４に電気的に接続され
るとともに固着される。正特性サーミスタ素子２の他方
の電極３′と銅箔４′との接続は、リード線７を用いて
その端部をそれぞれはんだ６′によってはんだ付けして
いる。
した状態を示す断面図である。正特性サーミスタｌは、
正特性サーミスタ素子２の両生面に電極３，３′が形成
されている。そして、銅箔４．４′などの導電パターン
の形成されたプリント基板５に装着する場合は、一方面
の電極３がはんだ６によって銅箔４に電気的に接続され
るとともに固着される。正特性サーミスタ素子２の他方
の電極３′と銅箔４′との接続は、リード線７を用いて
その端部をそれぞれはんだ６′によってはんだ付けして
いる。
（発明が解決しようとする問題点）
従来の正特性サーミスタは、リード線を使ってプリント
基板に取り付けているため、電気的接続のための加工作
業が煩雑となるばかりでなく、プリント基板上への実装
密度が上がらないという問題があった。
基板に取り付けているため、電気的接続のための加工作
業が煩雑となるばかりでなく、プリント基板上への実装
密度が上がらないという問題があった。
それゆえに、この発明の主たる目的は、簡単に基板に実
装できる構造のチップ形正特性サーミスタを提供するこ
とである。
装できる構造のチップ形正特性サーミスタを提供するこ
とである。
（問題点を解決するための手段）
この発明は、正特性サーミスタ素子の一方主面に、プリ
ント基板にフェースボンデングするための対となる接続
電極を形成したものである。
ント基板にフェースボンデングするための対となる接続
電極を形成したものである。
（作用）
接続電極の形成された正特性サーミスタ素子の−・方主
面をプリン１一基板の対応の導電パターンに向けかつ接
着剤などでフェースポンチングするとともに、この接続
電極とプリンｌ−基板の導電パターンとをはんだまたは
導電性接着剤などで電気的に接続する。
面をプリン１一基板の対応の導電パターンに向けかつ接
着剤などでフェースポンチングするとともに、この接続
電極とプリンｌ−基板の導電パターンとをはんだまたは
導電性接着剤などで電気的に接続する。
（発明の効果）
この発明によれば、チップ形歪特性ザーミスタをフェー
スボンデングにより裁板に取り（くＪけることができる
ので、リーＩ゛線をはん）どするなどの煩雑な作業から
開放され、簡単に実装することができる。また、リード
線を使用してい４（いため、ソー１線を用いて接続する
場合のように広い取ト１け面積を必要とセす、実装密度
を大幅に高めることができる。
スボンデングにより裁板に取り（くＪけることができる
ので、リーＩ゛線をはん）どするなどの煩雑な作業から
開放され、簡単に実装することができる。また、リード
線を使用してい４（いため、ソー１線を用いて接続する
場合のように広い取ト１け面積を必要とセす、実装密度
を大幅に高めることができる。
この発明の上述の目的、その他の目的、特徴および利点
は、図面を参照して行う以下の実施例の詳細な説明から
一層明らかとなろう。
は、図面を参照して行う以下の実施例の詳細な説明から
一層明らかとなろう。
（実施例）
第１図は、この発明の一実施例のチップ形正特性サーミ
スタの斜視図である。チップ形正特性サーミスタ１０は
、ナーミスタ素子１２を含む。このザーミスタ素子１２
は、セラミックなどを長方体に成型したのち、焼成して
作られる。
スタの斜視図である。チップ形正特性サーミスタ１０は
、ナーミスタ素子１２を含む。このザーミスタ素子１２
は、セラミックなどを長方体に成型したのち、焼成して
作られる。
ザーミスタ素子１２の下面には、その全面にわたってオ
ーム性電極層１６ａが形成される。ザーミスタ素子１２
の上面には、たとえばニッケルめっきなどによって、１
対のオーム性電極層１６ｂおよび１６ｃが幅方向の両側
に形成される。したがって、オーム性電極層１６ｂおよ
び１６Ｃの間には、電極の形成されていない部分１８が
形成される。さらに、オーム性電極Ｊｉｉ１６ｂおよび
１６Ｃの４二面には、オーム性電極１ｉ１６ｂおよび１
６Ｃの幅よりも狭い部分に銀ベーストを塗布した後焼成
することによって、銀電極膜２ｏｂおよび２０Ｃが形成
される。
ーム性電極層１６ａが形成される。ザーミスタ素子１２
の上面には、たとえばニッケルめっきなどによって、１
対のオーム性電極層１６ｂおよび１６ｃが幅方向の両側
に形成される。したがって、オーム性電極層１６ｂおよ
び１６Ｃの間には、電極の形成されていない部分１８が
形成される。さらに、オーム性電極Ｊｉｉ１６ｂおよび
１６Ｃの４二面には、オーム性電極１ｉ１６ｂおよび１
６Ｃの幅よりも狭い部分に銀ベーストを塗布した後焼成
することによって、銀電極膜２ｏｂおよび２０Ｃが形成
される。
次に、この実施例のチップ形歪特性ザーミスタ１０の製
造工程の詳細を説明する。
造工程の詳細を説明する。
第２Ａ図、第２Ｂ図、第３図、第４図５第５Ａ図および
第５Ｂ図はこの発明のチップ形歪特性ザーミスタを複数
個同時的に製造する工程を示す図である。
第５Ｂ図はこの発明のチップ形歪特性ザーミスタを複数
個同時的に製造する工程を示す図である。
まず、第２Ａ図および第２Ｂ図に示すように、正特性ザ
ーミスタ素子の母材１２′が準備される。
ーミスタ素子の母材１２′が準備される。
この正特性サーミスタ素子１２の母材１２′は、たとえ
ば、その幅ａが２〜４龍であり、奥行き長さｂが１５〜
２５１１１１であり、その高さすなわち厚さｔが０．５
〜１．５鰭に選ばれる。そして、母材１２′の裏面には
、奥行き方向の一定間隔ごとに、幅方向に沿って複数の
７字形の溝すなわちノツチ１４が形成される。ノツチ１
４の深さば、１つのチップに分離し易くかつ製造途中で
折れたりすることがないように、たとえば、厚さｔの１
／３〜２／３程度に選ばれる。
ば、その幅ａが２〜４龍であり、奥行き長さｂが１５〜
２５１１１１であり、その高さすなわち厚さｔが０．５
〜１．５鰭に選ばれる。そして、母材１２′の裏面には
、奥行き方向の一定間隔ごとに、幅方向に沿って複数の
７字形の溝すなわちノツチ１４が形成される。ノツチ１
４の深さば、１つのチップに分離し易くかつ製造途中で
折れたりすることがないように、たとえば、厚さｔの１
／３〜２／３程度に選ばれる。
次に、母材１２′がニッケルめっき槽に浸漬されて、第
３図に示すようＧこ、母材１２′の全周面にわたってニ
ッケルめっき層１６が施される。ニッケルめっき層１６
の施された部分のうち、母材１２′の裏面の部分がオー
ム性電極層１６ａとなり、上面部分がオーム性電極層１
６ｂおよび１６Ｃとなるが、この段階では未だ第１図に
示す部分１８が形成されていない。
３図に示すようＧこ、母材１２′の全周面にわたってニ
ッケルめっき層１６が施される。ニッケルめっき層１６
の施された部分のうち、母材１２′の裏面の部分がオー
ム性電極層１６ａとなり、上面部分がオーム性電極層１
６ｂおよび１６Ｃとなるが、この段階では未だ第１図に
示す部分１８が形成されていない。
次に、第４図に示すように、上面のオーム性電極層の両
性側に銀ペーストが帯状に塗布された後焼成されて、銀
電極膜２０ｂおよび２０ｃが形成される。
性側に銀ペーストが帯状に塗布された後焼成されて、銀
電極膜２０ｂおよび２０ｃが形成される。
次に、第５Ａ図および第５Ｂ図に示すように、上面に形
成されたオーム性電極層のうち幅方向中央部分が奥行き
方向に沿って帯状にサンドブラストなどによって削り取
られて除去されて、電極のない部分１８が形成される。
成されたオーム性電極層のうち幅方向中央部分が奥行き
方向に沿って帯状にサンドブラストなどによって削り取
られて除去されて、電極のない部分１８が形成される。
また、母材１２′の側面部分にニッケルめっきによって
形成された電極部分も、サンドブラストやラッピングに
よって削り取られる。このようにして、複数個一体化し
た正特性サーミスタ１００が作られる。
形成された電極部分も、サンドブラストやラッピングに
よって削り取られる。このようにして、複数個一体化し
た正特性サーミスタ１００が作られる。
この実施例のように、複数のチップ分の大きさの母材に
各チップごとに分割するためのノツチを形成しておき、
母材全体にオーム性電極層および銀電極膜を一体的に形
成すれば、加工が容易となり、大量生産に適する利点が
ある。すなわち、１つの母材から簡単に多くのチップ状
の正特性サ−ミスタを得ることができる。
各チップごとに分割するためのノツチを形成しておき、
母材全体にオーム性電極層および銀電極膜を一体的に形
成すれば、加工が容易となり、大量生産に適する利点が
ある。すなわち、１つの母材から簡単に多くのチップ状
の正特性サ−ミスタを得ることができる。
しかしながら、各チップごとに１つずつ製造してもよい
ことはいうまでもない。
ことはいうまでもない。
なお、母材１２′の裏面に形成されたオーム性電極層１
６ａは、第６図に示すように、抵抗値を微調整するため
に、電極面積を変えるトリミングが行われ得る。このト
リミングは、複数個一体化した状態でも、１つのチップ
に分割された後でもよい。
６ａは、第６図に示すように、抵抗値を微調整するため
に、電極面積を変えるトリミングが行われ得る。このト
リミングは、複数個一体化した状態でも、１つのチップ
に分割された後でもよい。
第７図はこの実施例のチップ形正特性サーミスタをプリ
ン１〜基板にフェースボンデングにより装着した状態を
示す断面図である。この実施例の正特性サーミスタ１０
を基板に装着する場合は、複数個一体化したものがノツ
チ１４の形成された部分で割り取られて１つのチップに
分割される。正特性サーミスタ１０が装着されるプリン
ト基板２４は、フェースボンデングするために、ある間
隔をあけて銅箔などの電極２６お１び２６′が形成され
る。この電極２６および２６′の形成されていない部分
には、接着樹脂ペースト２８が塗布され、この接着樹脂
ペースト２８が部分１８に対応するように位置決めされ
で、正特性サーミスタ１０が装着される。また、銀電極
膜２０ｂおよび２０Ｃがはんだ３０および３０’によっ
て電極２６および２６′に接続される。このようにして
、正特性サーミスタ１０がプリント基板２４にフェース
ボンデングされる。
ン１〜基板にフェースボンデングにより装着した状態を
示す断面図である。この実施例の正特性サーミスタ１０
を基板に装着する場合は、複数個一体化したものがノツ
チ１４の形成された部分で割り取られて１つのチップに
分割される。正特性サーミスタ１０が装着されるプリン
ト基板２４は、フェースボンデングするために、ある間
隔をあけて銅箔などの電極２６お１び２６′が形成され
る。この電極２６および２６′の形成されていない部分
には、接着樹脂ペースト２８が塗布され、この接着樹脂
ペースト２８が部分１８に対応するように位置決めされ
で、正特性サーミスタ１０が装着される。また、銀電極
膜２０ｂおよび２０Ｃがはんだ３０および３０’によっ
て電極２６および２６′に接続される。このようにして
、正特性サーミスタ１０がプリント基板２４にフェース
ボンデングされる。
また、フェースボンデングする面は、１層目をニッケル
めっきによりオーム性電極層とし、２層目にはんだ付け
し易い銀電極膜を形成し、電極のとばしゃトリミングを
展性の少ないニッケルめっき部分で行うことができるの
で、作業性がよく、銀ペーストの使用量を示なくし得る
利点がある。、 。
めっきによりオーム性電極層とし、２層目にはんだ付け
し易い銀電極膜を形成し、電極のとばしゃトリミングを
展性の少ないニッケルめっき部分で行うことができるの
で、作業性がよく、銀ペーストの使用量を示なくし得る
利点がある。、 。
第゛１図はこの発明の一実施例のチップ形正特性サーミ
スタの斜視図である。 第２Ａ図、第２Ｂ図、第３図、第４図、第５Ａ図および
第５Ｂ図はこの発明のチップ形正特性す、−ミスタを複
数個同時的に製造する工程を示す図であり、特に第２Ａ
図は性特性サーミスタ素子の母材の断面図を示し、第２
Ｂ図はノツチの形成されている裏面を上向にして見に母
材の斜視図を示し、第３図はオーム性電極層を形成した
状態の断面図を示し、第４図は銀電極膜を形成した状態
の断面図を示し、第５Ａ図はオーム性電極層の一部を除
去した状態の断面図を示し、第５Ｂ図はオーム性電極層
の一部を除去した状態すなわち複数個一体化したものの
斜視図を示す。 第６図はオーム性電極層の一部をトリミングした状態を
示す断面図である。 第７図はこの実施例のチップ形正特性サーミスタをプリ
ント基板にフェースボンデングにより装着した状態を示
す断面図である。 第８図は従来の正特性サーミスタをプリント基板に装着
した状態を示す断面図である。 図において、１０はチップ形正特性サーミスタ、１２は
正特性サーミスタ素子、１４はノツチ、■５ａ、１５ｂ
および１．６ Ｃはオーム性電極層、２０ｂおよび２０
ｃは銀電極膜を示す。 第１図 第３□ ″ 第７図 第８図
スタの斜視図である。 第２Ａ図、第２Ｂ図、第３図、第４図、第５Ａ図および
第５Ｂ図はこの発明のチップ形正特性す、−ミスタを複
数個同時的に製造する工程を示す図であり、特に第２Ａ
図は性特性サーミスタ素子の母材の断面図を示し、第２
Ｂ図はノツチの形成されている裏面を上向にして見に母
材の斜視図を示し、第３図はオーム性電極層を形成した
状態の断面図を示し、第４図は銀電極膜を形成した状態
の断面図を示し、第５Ａ図はオーム性電極層の一部を除
去した状態の断面図を示し、第５Ｂ図はオーム性電極層
の一部を除去した状態すなわち複数個一体化したものの
斜視図を示す。 第６図はオーム性電極層の一部をトリミングした状態を
示す断面図である。 第７図はこの実施例のチップ形正特性サーミスタをプリ
ント基板にフェースボンデングにより装着した状態を示
す断面図である。 第８図は従来の正特性サーミスタをプリント基板に装着
した状態を示す断面図である。 図において、１０はチップ形正特性サーミスタ、１２は
正特性サーミスタ素子、１４はノツチ、■５ａ、１５ｂ
および１．６ Ｃはオーム性電極層、２０ｂおよび２０
ｃは銀電極膜を示す。 第１図 第３□ ″ 第７図 第８図
Claims (1)
- 正特性サーミスタ素子の一方主面に、プリント基板にフ
ェースボンデングするための対となる接続電極を形成し
たことを特徴とする、チップ形正特性サーミスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60034243A JPS61193401A (ja) | 1985-02-21 | 1985-02-21 | チツプ形正特性サ−ミスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60034243A JPS61193401A (ja) | 1985-02-21 | 1985-02-21 | チツプ形正特性サ−ミスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61193401A true JPS61193401A (ja) | 1986-08-27 |
Family
ID=12408716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60034243A Pending JPS61193401A (ja) | 1985-02-21 | 1985-02-21 | チツプ形正特性サ−ミスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61193401A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04290402A (ja) * | 1991-03-19 | 1992-10-15 | Murata Mfg Co Ltd | チップ型電子部品 |
| WO2012114857A1 (ja) * | 2011-02-24 | 2012-08-30 | 株式会社村田製作所 | 電子部品の実装構造 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS587803A (ja) * | 1981-07-06 | 1983-01-17 | 松下電器産業株式会社 | 正特性サ−ミスタ素子 |
| JPS60247127A (ja) * | 1984-05-22 | 1985-12-06 | Sanyo Electric Co Ltd | 温度センサ− |
-
1985
- 1985-02-21 JP JP60034243A patent/JPS61193401A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS587803A (ja) * | 1981-07-06 | 1983-01-17 | 松下電器産業株式会社 | 正特性サ−ミスタ素子 |
| JPS60247127A (ja) * | 1984-05-22 | 1985-12-06 | Sanyo Electric Co Ltd | 温度センサ− |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04290402A (ja) * | 1991-03-19 | 1992-10-15 | Murata Mfg Co Ltd | チップ型電子部品 |
| WO2012114857A1 (ja) * | 2011-02-24 | 2012-08-30 | 株式会社村田製作所 | 電子部品の実装構造 |
| US9184362B2 (en) | 2011-02-24 | 2015-11-10 | Murata Manufacturing Co., Ltd. | Electronic-component mounting structure |
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