JPS61189023A - 符号化回路 - Google Patents
符号化回路Info
- Publication number
- JPS61189023A JPS61189023A JP2896385A JP2896385A JPS61189023A JP S61189023 A JPS61189023 A JP S61189023A JP 2896385 A JP2896385 A JP 2896385A JP 2896385 A JP2896385 A JP 2896385A JP S61189023 A JPS61189023 A JP S61189023A
- Authority
- JP
- Japan
- Prior art keywords
- encoding
- data
- circuit
- output
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は符号化回路に係り、特に２−３変換。
１／７符号化方式のシリアル入力データから符号化デー
タを得るための変換回路に関する。
タを得るための変換回路に関する。
磁気ディスク装置等において、媒体上の記録密度に対し
て見掛は上の記録密度を増大させる方法として、種々の
データ変換方式が提案され、その一つに２−３変換、１
／７符号化方式がある。
て見掛は上の記録密度を増大させる方法として、種々の
データ変換方式が提案され、その一つに２−３変換、１
／７符号化方式がある。
第４図は符号変換表で、符号化データにおいては論理値
“１°と“ｌ゛との間に論理値“０”が必ず１〜７個以
上挿入される。従って、ＮＲＺデータをそのまま記録し
た場合に比べて記録密度は１．３３倍になる。この符号
化方式の符号化回路は既に提案されている。
“１°と“ｌ゛との間に論理値“０”が必ず１〜７個以
上挿入される。従って、ＮＲＺデータをそのまま記録し
た場合に比べて記録密度は１．３３倍になる。この符号
化方式の符号化回路は既に提案されている。
しかし従来の符号化回路により符号化した場合には、第
４図のような変換表から判るように、同一データに対し
て直前の符号データにより変換後のデータが異なり、復
号化が出来なくなるという欠点がある。
４図のような変換表から判るように、同一データに対し
て直前の符号データにより変換後のデータが異なり、復
号化が出来なくなるという欠点がある。
本発明の目的は同一データは常に同一符号化データに符
号化し得る符号化回路を提供することにある。
号化し得る符号化回路を提供することにある。
この目的は本発明において、ＮＲＺデータの一部を符号
化開始データとし、２−３変換、１／７符号化回路に符
号化開始判断手段とクロック制御手段とを付設し、上記
符号化開始判断手段により上記符号化開始データを検出
し、この検出信号によりクロック制御手段は変換データ
を得るためのロード／シフト命令信号を有効ならしめる
よう制御することにより、符号化回路の動作を制御して
常に同一ビットパターンから符号化を開始させるように
したことにより達成される。
化開始データとし、２−３変換、１／７符号化回路に符
号化開始判断手段とクロック制御手段とを付設し、上記
符号化開始判断手段により上記符号化開始データを検出
し、この検出信号によりクロック制御手段は変換データ
を得るためのロード／シフト命令信号を有効ならしめる
よう制御することにより、符号化回路の動作を制御して
常に同一ビットパターンから符号化を開始させるように
したことにより達成される。
前記符号化開始判断手段が符号化開始データを認識して
から符号化を開始させるようにしたことにより、常に同
一ビットパターンから符号化を開始することになり、従
って同一データは同一符号化データに変換されることと
なるので、復号化が容易となる。
から符号化を開始させるようにしたことにより、常に同
一ビットパターンから符号化を開始することになり、従
って同一データは同一符号化データに変換されることと
なるので、復号化が容易となる。
以下本発明の一実施例を図面を参照しながら説明する。
第１図は本発明に係る符号化回路の一実施例のシステム
構成を示すブロック図、第２図は符号化開始時のタイム
チャート、第３図は１トラツク上のフォーマットを示す
図である。
構成を示すブロック図、第２図は符号化開始時のタイム
チャート、第３図は１トラツク上のフォーマットを示す
図である。
まず第１図に示す本発明の一実施例としての符号化回路
を説明する。本回路において、１はＮＲＺデータを入力
するための４ビットの入力レジスタ、２は符号変換回路
、３は出力シフトレジスタ、４は変換開始判断回路、５
はクロック制御回路である。
を説明する。本回路において、１はＮＲＺデータを入力
するための４ビットの入力レジスタ、２は符号変換回路
、３は出力シフトレジスタ、４は変換開始判断回路、５
はクロック制御回路である。
これらのうち、変換開始判断回路４及びクロック制御回
路５を除く他の回路は、従来の符号化回路に用いられて
いるものであって、２ビットまたは４ビットのＮＲＺ入
力データ入力データのビットパターン判定回路６の判定
出力に基づいて、クロックコントロール回路７からシフ
ト命令信号またはロード命令信号を出力させ、それぞれ
３ビットまたは６ビットの符号化データに変換する回路
である。
路５を除く他の回路は、従来の符号化回路に用いられて
いるものであって、２ビットまたは４ビットのＮＲＺ入
力データ入力データのビットパターン判定回路６の判定
出力に基づいて、クロックコントロール回路７からシフ
ト命令信号またはロード命令信号を出力させ、それぞれ
３ビットまたは６ビットの符号化データに変換する回路
である。
入力レジスタは周′＃Ｊ４Ｔｓｅｃのクロックで動作す
る。この周波数をＦとすると、出力レジスタは周期２
Ｔ ／ ３ ｓｅｃ、つまり周波数１．５Ｆのクロック
で動作する〔第２図（ａｌ、 （ｂｌ参照〕。従って入
力レジスタ１にＮＲＺデータが２ビット入力される間に
、出力シフトレジスタ３からは符号化されたデータが３
ビット出力される。これにより２−３変換が行われる。
る。この周波数をＦとすると、出力レジスタは周期２
Ｔ ／ ３ ｓｅｃ、つまり周波数１．５Ｆのクロック
で動作する〔第２図（ａｌ、 （ｂｌ参照〕。従って入
力レジスタ１にＮＲＺデータが２ビット入力される間に
、出力シフトレジスタ３からは符号化されたデータが３
ビット出力される。これにより２−３変換が行われる。
ビットパターン判定回路６は前述の如く、入力データビ
ットが第４図に示した２ビットパターンか４ビットパタ
ーンかを判定し、４ビットパターンを検出すると、出力
は“Ｈｏに変化する。
ットが第４図に示した２ビットパターンか４ビットパタ
ーンかを判定し、４ビットパターンを検出すると、出力
は“Ｈｏに変化する。
カウンタ７はビットパターン判定回路６の出力が“Ｌ゛
か“Ｈｏかにより、“２゛または°５゛がセットされ、
この値が“０゛になるまでカウントダウンしながらシフ
ト命令信号を出力する。そして上記セットされた値が°
Ｏ“になると上記シフト命令信号が反転したロード命令
信号を出力する。
か“Ｈｏかにより、“２゛または°５゛がセットされ、
この値が“０゛になるまでカウントダウンしながらシフ
ト命令信号を出力する。そして上記セットされた値が°
Ｏ“になると上記シフト命令信号が反転したロード命令
信号を出力する。
出力シフトレジスタ３は、ロード／シフトの繰り返しに
より符号化されたパラレルデータを一時格納し、またそ
の内容をシリアル符号化データとして外部に出力する。
より符号化されたパラレルデータを一時格納し、またそ
の内容をシリアル符号化データとして外部に出力する。
磁気ディスク上においては第３図に示す如く、トラック
１１上にギャップ１２．キーデータ１３．シンクデータ
１４．データ１５等が書き込まれ、本実施例ではキーデ
ータ１３の最終２ビットの°１１°が符号化開始データ
となる。またシンクデータ１４としては（１０）ＭＩＸ
□２を、ギャップ１２には（ＦＦＦＦ）１４゜□２を書
き込む。
１１上にギャップ１２．キーデータ１３．シンクデータ
１４．データ１５等が書き込まれ、本実施例ではキーデ
ータ１３の最終２ビットの°１１°が符号化開始データ
となる。またシンクデータ１４としては（１０）ＭＩＸ
□２を、ギャップ１２には（ＦＦＦＦ）１４゜□２を書
き込む。
次に本実施例の動作を第２図のタイムチャートを参照し
ながら説明する。
ながら説明する。
本実施例における符号化開始の判断は、データゲートが
ＯＮ（第２図（ｄ）参照〕になり、人力レジスタ１のり
、〜Ｄ０が“１１００’ となったことを、変換開始判
断回路４が検出することによって行われる。
ＯＮ（第２図（ｄ）参照〕になり、人力レジスタ１のり
、〜Ｄ０が“１１００’ となったことを、変換開始判
断回路４が検出することによって行われる。
入力レジスタＤ、〜Ｄ０の内容が“１１００′、即ちキ
ーデータの最後の２ビット “１１′ とシンクデー
タの最初の２ビット “ＯＯ”が入力レジスタ１に入力
されると、変換開始判断回路４がこれを検出して゛１１
００’信号〔第２図（ｅｌ参照〕が出力され、Ｌｏｏｋ
Ｆｏｒ Ｋｅｙ信号〔第２図（Ｃ）参照〕が“Ｈ”
となり、変換開始判断回路４の出力信号２２は“Ｌ“と
なる。これにより符号化開始データが認識されたことと
なる。
ーデータの最後の２ビット “１１′ とシンクデー
タの最初の２ビット “ＯＯ”が入力レジスタ１に入力
されると、変換開始判断回路４がこれを検出して゛１１
００’信号〔第２図（ｅｌ参照〕が出力され、Ｌｏｏｋ
Ｆｏｒ Ｋｅｙ信号〔第２図（Ｃ）参照〕が“Ｈ”
となり、変換開始判断回路４の出力信号２２は“Ｌ“と
なる。これにより符号化開始データが認識されたことと
なる。
上記変換開始判断回路４の出力信号２２はクロック制御
回路５に入力され、その出力信号２３のＬＯＲＤＧＡＰ
信号〔第２図（ｆ）参照〕を“Ｌｏに反転する。
回路５に入力され、その出力信号２３のＬＯＲＤＧＡＰ
信号〔第２図（ｆ）参照〕を“Ｌｏに反転する。
このＬＯＲＤ ＧＡＰ信号２３が“Ｈ゛のときは、前記
第３図に示すギャップ１２に磁気ヘッドが位置し、従っ
て符号化を行う必要がないことを示す。この信号が“Ｌ
ｏになると磁気ヘッドの位置が上記ギャップ１２からキ
ーデータ１３に移動し、符号化を開始する位置に来たこ
とを示す。
第３図に示すギャップ１２に磁気ヘッドが位置し、従っ
て符号化を行う必要がないことを示す。この信号が“Ｌ
ｏになると磁気ヘッドの位置が上記ギャップ１２からキ
ーデータ１３に移動し、符号化を開始する位置に来たこ
とを示す。
上記ＬＯＲＤ ＧＡＰ信号２３が°Ｈ°のときは、ＮＯ
Ｒゲート２３の出力である５ＨＩＦＴ／ＬＯＲＤ命令信
号２５〔第３図（ｈ）参照〕は常に“Ｌｏ、つまりロー
ド命令信号が送出された状態である。この状態の間は出
力シフトレジスタ３にはシフト命令が送出は停止され、
シフト動作は行われない。そしてこの間は符号化は行わ
れず、出力シフトレジスタ３からは、自動的に最高周波
数の符号化データの°００１００１’が連続して出力さ
れる。
Ｒゲート２３の出力である５ＨＩＦＴ／ＬＯＲＤ命令信
号２５〔第３図（ｈ）参照〕は常に“Ｌｏ、つまりロー
ド命令信号が送出された状態である。この状態の間は出
力シフトレジスタ３にはシフト命令が送出は停止され、
シフト動作は行われない。そしてこの間は符号化は行わ
れず、出力シフトレジスタ３からは、自動的に最高周波
数の符号化データの°００１００１’が連続して出力さ
れる。
上記符号化開始データが検出されてＬＯＲＤ ＧＡＰ信
号２３が“Ｌｏに反転すると、始めてシフト命令信号の
出力が可能となり、以後は符号化回路２は通常の如く動
作して符号化が行われる。
号２３が“Ｌｏに反転すると、始めてシフト命令信号の
出力が可能となり、以後は符号化回路２は通常の如く動
作して符号化が行われる。
入力レジスタ１の内容が“ｏｏｘｘ”のとき、つまり入
力レジスタのり、及びＤ２の内容が０゛になると、’ｏ
ｏｘｘ’信号即ちビットパターン判定回路６の一方の出
力２６は“Ｈ゛ となり、他方の出力２７は“Ｌｏとな
って、カウンタ７には“５゛がセットされる。入力レジ
スタ１の内容が上述の００χＸ゛でない場合には、’ｏ
ｏｘｘ’信号即ちビットパターン判定回路６の一方の出
力２６は“Ｌｏ となり、カウンタ７には“２°がセッ
トされる。
力レジスタのり、及びＤ２の内容が０゛になると、’ｏ
ｏｘｘ’信号即ちビットパターン判定回路６の一方の出
力２６は“Ｈ゛ となり、他方の出力２７は“Ｌｏとな
って、カウンタ７には“５゛がセットされる。入力レジ
スタ１の内容が上述の００χＸ゛でない場合には、’ｏ
ｏｘｘ’信号即ちビットパターン判定回路６の一方の出
力２６は“Ｌｏ となり、カウンタ７には“２°がセッ
トされる。
カランタフにいずれかの値がセットされると、カウンタ
７の出力Ｑ ｏ、 Ｑ ｌ、 Ｑ ｚのうち少なくとも
１個がＨ′ となり、５ＨＩＦＴ／ＬＯＲＤ命令信号２
５は“Ｈｔ、つまり５）ＩＩＦＴ命令信号が出力される
。カウンタ７にセットされた値は５ＨＩＦＴ命令信号命
令力されている間、前述の１．５Ｆのクロック２８〔第
３図（ｂ）参照〕に同期して値を減じ、“Ｏ゛になると
５ＨＩＦＴ／ＬＯＲＤ命令信号２５は再びＬ”に反転す
る。
７の出力Ｑ ｏ、 Ｑ ｌ、 Ｑ ｚのうち少なくとも
１個がＨ′ となり、５ＨＩＦＴ／ＬＯＲＤ命令信号２
５は“Ｈｔ、つまり５）ＩＩＦＴ命令信号が出力される
。カウンタ７にセットされた値は５ＨＩＦＴ命令信号命
令力されている間、前述の１．５Ｆのクロック２８〔第
３図（ｂ）参照〕に同期して値を減じ、“Ｏ゛になると
５ＨＩＦＴ／ＬＯＲＤ命令信号２５は再びＬ”に反転す
る。
つまりＬＯＲＤ命令信号が出力されることとなる。
上記ＳＨＩ ＦＴ命令信号が出力されている間、出力シ
フトレジスタ３の内容はＣ１からＣ１に向かってシフト
され、順次１／７符号化データ（ＣｏｄｅＷｏｒｄ）と
して外部にシリアルに出力される。
フトレジスタ３の内容はＣ１からＣ１に向かってシフト
され、順次１／７符号化データ（ＣｏｄｅＷｏｒｄ）と
して外部にシリアルに出力される。
ＬＯＲＤ命令信号が出力されると出力シフトレジスタ３
のシフトは停止し、３ビットまたは６ビットの次の符号
化データがパラレルにロードされる。
のシフトは停止し、３ビットまたは６ビットの次の符号
化データがパラレルにロードされる。
以上の動作を繰り返してＮＲＺＲ２デカデータ次２−３
変換１／７符号化データに変換される。
変換１／７符号化データに変換される。
この動作は符号化開始後所定のタイミングにおいてデー
タゲート〔第３図（ｄ）参照〕がＯＦＦになるまで継続
する。データゲートがＯＦＦになると、変換開始判断回
路４の出力が“Ｈ゛に反転し、これによりクロック制御
回路７の出力も反転し、ＬＯＲＤ ＧＡＰ信号２３が“
Ｈ゛ となって、５）ＩＩＦＴ命令信号の出力は停止さ
れる。従って符号化も停止し、前述の如く出力シフトレ
ジスタ３からは最高周波数の符号化データが連続して出
力される。
タゲート〔第３図（ｄ）参照〕がＯＦＦになるまで継続
する。データゲートがＯＦＦになると、変換開始判断回
路４の出力が“Ｈ゛に反転し、これによりクロック制御
回路７の出力も反転し、ＬＯＲＤ ＧＡＰ信号２３が“
Ｈ゛ となって、５）ＩＩＦＴ命令信号の出力は停止さ
れる。従って符号化も停止し、前述の如く出力シフトレ
ジスタ３からは最高周波数の符号化データが連続して出
力される。
そして符号化開始データの“１１００”なるビットパタ
ーンが検出されると再び前述の符号化が開始される。
ーンが検出されると再び前述の符号化が開始される。
このように本実施例では常に同一ビットパターンから符
号化が開始されるので、ＮＲＺ入力データ一であれば同
一符号化データに変換され、従って復号化が容易となる
。
号化が開始されるので、ＮＲＺ入力データ一であれば同
一符号化データに変換され、従って復号化が容易となる
。
なお上記一実施例では説明の便宜上、符号化開始データ
としてキーデータ１３をギャップ１２とシンクデータ１
４との間に設けた例を示したが、本実施例におけるキー
データ１３はギャップ１２と同一内容であって、実際に
は両者を区別し得るものではない。このように符号化デ
ータとして通常トラック１１上に書き込まれているデー
タの変化部分を用いてもよく、また所定のデータを符号
化データとして特に書き込んでも良い、更に符号化開始
データは本実施例に用いた″１１００’以外の任意のビ
ットパターンであってもよい。
としてキーデータ１３をギャップ１２とシンクデータ１
４との間に設けた例を示したが、本実施例におけるキー
データ１３はギャップ１２と同一内容であって、実際に
は両者を区別し得るものではない。このように符号化デ
ータとして通常トラック１１上に書き込まれているデー
タの変化部分を用いてもよく、また所定のデータを符号
化データとして特に書き込んでも良い、更に符号化開始
データは本実施例に用いた″１１００’以外の任意のビ
ットパターンであってもよい。
以上説明した如く本発明の符号化回路によれば、符号化
開始データを認識して始めてシフト動作が始まり、符号
化が開始される。そのため常に所定のビットパターンか
ら符号化が開始されるので、出力レジスタから外部に出
力される符号化データは、同一人力データは同一符号化
データに変換され、従って復号化容易な符号化データが
得られる。
開始データを認識して始めてシフト動作が始まり、符号
化が開始される。そのため常に所定のビットパターンか
ら符号化が開始されるので、出力レジスタから外部に出
力される符号化データは、同一人力データは同一符号化
データに変換され、従って復号化容易な符号化データが
得られる。
第１図は本発明に係る符号化回路の一実施例を示すブロ
ック図、 第２図は上記符号化回路の動作を説明するためのタイム
チャート、 第３図はｌトラック上の記録形式を示す図、第４図は従
来の問題点を説明するための図である。 図において、１は入力レジスタ、２は符号変換回路、３
は出力シフトレジスタ、４は変換開始判断回路、５はク
ロック制御回路、６はビットパターン判定回路、７はカ
ウンタ、１１はトラック、１２はギャップ、１３はキー
データ、１４はシンクデータ、１５はデータ、２１は符
号化開始データの°１１００’パターンの検出信号、２
３はＬＯＲＤ ＧＡＰ信号、２５は ５ＨＩＦＴ／ＬＯ
ＲＤ信号、２８は１／７符号化データを示す。 第３ＦＭ 第４ＦＭ
ック図、 第２図は上記符号化回路の動作を説明するためのタイム
チャート、 第３図はｌトラック上の記録形式を示す図、第４図は従
来の問題点を説明するための図である。 図において、１は入力レジスタ、２は符号変換回路、３
は出力シフトレジスタ、４は変換開始判断回路、５はク
ロック制御回路、６はビットパターン判定回路、７はカ
ウンタ、１１はトラック、１２はギャップ、１３はキー
データ、１４はシンクデータ、１５はデータ、２１は符
号化開始データの°１１００’パターンの検出信号、２
３はＬＯＲＤ ＧＡＰ信号、２５は ５ＨＩＦＴ／ＬＯ
ＲＤ信号、２８は１／７符号化データを示す。 第３ＦＭ 第４ＦＭ
Claims (1)
- シリアルに連続するＮＲＺ入力データを順次入力せしめ
る４ビットの入力レジスタと、前記ＮＲＺ入力データか
ら変換された出力データを一時格納した後その内容を外
部へシリアルに出力せしめる６ビットの出力シフトレジ
スタと、前記ＮＲＺ入力データが２ビットパターンであ
るか４ビットパターンであるかを判定するビットパター
ン判定回路と、シフト／ロード命令信号発生回路とを備
え、前記ビットパターン判定回路の判定出力に基づいて
シフト／ロード命令信号発生回路が前記出力シフトレジ
スタの内容を所定ビット数シフトせしめるためのシフト
命令信号を出力し、しかる後ロード命令信号を出力する
ことにより、前記入力レジスタに格納された２ビットま
たは４ビットのＮＲＺ入力データを、それぞれ３ビット
または６ビットの符号化データに変換して前記出力シフ
トレジタに格納し、該出力シフトレジスタの内容を外部
に符号化データとして出力する２−３変換１／７符号変
換回路を備えた構成において、符号化開始時期判断手段
と、クロック制御手段とを付設し、前記符号化開始時期
判断手段は所定の識別パターンを検出したことを示す信
号を送出し、該信号を受けて前記クロック制御手段は前
記シフト／ロード命令信号発生回路の出力を有効ならし
めることにより、常に同一ビットパターンから符号化を
開始するようにしたこを特徴とする符号化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2896385A JPS61189023A (ja) | 1985-02-15 | 1985-02-15 | 符号化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2896385A JPS61189023A (ja) | 1985-02-15 | 1985-02-15 | 符号化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61189023A true JPS61189023A (ja) | 1986-08-22 |
Family
ID=12263067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2896385A Pending JPS61189023A (ja) | 1985-02-15 | 1985-02-15 | 符号化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61189023A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7240784B2 (en) | 2001-12-11 | 2007-07-10 | Meadwestvaco Packaging Systems, Llc | Selection system |
-
1985
- 1985-02-15 JP JP2896385A patent/JPS61189023A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7240784B2 (en) | 2001-12-11 | 2007-07-10 | Meadwestvaco Packaging Systems, Llc | Selection system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4553130A (en) | Variable-length encoding-decoding system | |
| US5696505A (en) | Method of converting a series of m-bit information words to a modulated signal, method of producing a record carrier, coding device, decoding device, recording device, reading device, signal, as well as record carrier | |
| JPS6138538B2 (ja) | ||
| JPH0828053B2 (ja) | データ記録方法 | |
| JPS6129578B2 (ja) | ||
| JPS5879352A (ja) | デイジタル・デ−タ伝送装置 | |
| US3564557A (en) | Self-clocking recording | |
| EP0138229A2 (en) | Apparatus for transcribing digital data | |
| JP3935217B2 (ja) | ｍビット情報ワードのシーケンスから変調信号への変換 | |
| JPH10340543A (ja) | エンコード装置、デコード装置、エンコード方法、及びデコード方法 | |
| JPS61189023A (ja) | 符号化回路 | |
| EP0090047B1 (en) | Encoding and decoding system for binary data | |
| JPS62177762A (ja) | デ−タ復調方式 | |
| US4553131A (en) | Method and apparatus for encoding a binary data stream into a binary code stream | |
| US5642113A (en) | Methods and devices for converting a sequence of m-bit information words to a modulated signal and including that signal on a record carrier, devices for decoding that signal and reading it from a record carrier, and that signal | |
| EP0539488B1 (en) | Method and apparatus for bandwidth limited binary signals | |
| US4006455A (en) | Error correction system in a programmable calculator | |
| JP2560192B2 (ja) | ２進情報記録再生方法 | |
| JPH0746480B2 (ja) | デ−タ信号のベ−スバンド変調方法及び装置 | |
| JPS60152154A (ja) | ２進デ−タの符号化方式およびその装置 | |
| JP3010643B2 (ja) | １―７ｒｌｌ変調方式エンコーダ回路 | |
| JPS61144932A (ja) | 復号化回路 | |
| JPS61258373A (ja) | 誤り検出装置 | |
| JPH0260323A (ja) | 情報変換方式 | |
| JPH04337988A (ja) | 情報変換装置 |