JPS61144932A - 復号化回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、磁気ディスク等に用いられる２−３変換１／
７シリアル符号化データか％＠ＲＺシリアルデータに変
換するための復号化回路に関し、特に、復号化開始タイ
ミングに影響されることなく正確なＮＲＺデータが得ら
れるよう改造された復号化回路に関する。

磁気ディスク装置等においてディジタルデータを記録す
る場合、記録密度を増大させることを目的として種々の
データ変換が提案されおり、２−３変換１／７シリアル
符号化方式はその１つである。これは２ビットあるいは
４ピントのＮＲＺデータを３ピントあるいは６ビントの
符号化データに変換し、かつ、変換された符号化データ
においては”１”と”１”との間に”θ″が必ず１個〜
７個挿入されるという方式であり、ビットＩｆ　Ｉ　Ｔ
ｔとビットｙｔ　１　ｒｅとの間に必ずビット＃＃　Ｏ
Ｉ＋が挿入されるため、ＮＲＺデータをそのまま記録し
た場合に比べて見かけ上の記録密度をおよそ１．３３倍
に増大することができ高記録密度が可能となる。

このような、シリアルに連続した２−３変換１／７符号
化データを、シリアルに連続したＮＲＺデータに復号化
して再生する場合、復号化を開始するタイミングの違い
によって記録時のＮＲＺデータとは異なったＮＲＺデー
タが得られる。そこで、復号化開始タイミングに影響さ
れることなく正確なＮＲＺデータが得られる復号化回路
の出現が要望されていた。

〔従来の技術〕

ＮＲＺデータは連続する２ビットもしくは４ビットで構
成され、前記２ピントもしくは４ビットに対応して２−
３変換１／７符号化データは３ピントもしくは６ビット
が割りあてられている。

第３図は従来の復号化回路のブロック図である。

図において、Ｃｌ−Ｃ７で構成された７ビットシフトレ
ジスタ１に１／７コードデータが入力される。　　１７
ビットシフトレジスタ１は、入力されるデータを制御信
号１に同期して７ビットごとに保持し、並列に論理回路
２に出力する。論理回路２は入力された７ビットのデー
タを演算してＸ、Ｙの２ビットのデータに変換し、２ビ
ットシフトレジスタ３に出力する。２ビットシフトレジ
スタ３は入力されたＸ、ＹのビットデータをＤＩ、Ｄ２
で制御信号２に同期して保持し、順次シリアルに出力し
てＮＲＺデータに復号化する。

この制御信号１と制御信号２の信号間隔は１対１．５に
設定され、復号化開始時は同期して７ビノトシフトレジ
スタ１と２ビットシフトレジスタ３に入力され、それぞ
れのレジスタの動作を制御し、３ビットデータを２ビッ
トデータとするようタイミングをとって復号化している
。

〔発明が解決しようとする問題点〕

上記の復号化回路にあっては、制御信号１と制御信号２
との同期タイミングが復号化開始時点でずれることによ
って書込み時のＮＲＺデークとは異なったＮＲＺデータ
が得られる。

〔問題点を解決するための手段〕

本発明は、上記問題点を解消した復号化回路を提供する
ものでその手段は、データの始点を有しシリアルに入力
される符号化データを保持する第１のレジスタと、該第
１のレジスタの並列出力を２ビットの符号化データに変
換する変換回路と、前記変換された２とットデータを保
持する第２のレジスタとからなる復号化回路において、
前記入力符号化データの始点を検出する検出回路と、該
検出回路の出力によって前記第２のレジスタの制御を行
うクロック発生回路とを付設してなる復号化回路によっ
てなされる。

〔作用〕

上記復号化回路は、あらかじめ記録媒体に付与された符
号化された復号化開始コードとシリアルに連続して入力
する７ビントの符号化データを７ビットシフトレジスタ
で保持して並列に出力し、出力された７ビ・ノドのデー
タを論理回路により演算して２ピントに変換し、変換し
た２ビットデータを２ビットシフトレジスタで保持し、
シリアルに出力してＮＲＺデータに変換する。

この復号化に際し、検出回路によって前記記録媒体に付
与された符号化された復号化開始コードを検出し、その
検出信号に同期してシフト信号とクロック信号をクロッ
ク発生回路で発生させ、発生した両信号によって２ビッ
トシフトレジスタの動作を制御し、復号化開始コードの
検出タイミングに同期して２ビットのＮＲＺデータがシ
タアルに連続するよう出力せしめる。

〔実施例〕

以下、添付図を参照して本発明の実施例を詳細に説明す
る。

第１図は本発明の一実施例の復号化回路のブロック図、
第２図はこの復号化回路の動作タイムチ−トを説明する
ための信号波形図である。　第１図のブロック図に示す
ように本実施例の復号化回路は、第１のレジスタとなる
７ビットシフトレジスタ１と、７ビットデータを演算し
て２ビットデータに変換する変換回路となる論理回路２
と、第２のレジスタとなる２ビットシフトレジスタ３と
、入力符号データの復号化開始点を検出する検出回路４
と、２ビットシフトレジスタ３の動作を制御するための
ロード、シフト信号およびＩＦクロック信号を発生する
クロック発生回路５とより構成されている。

その動作は、７ビントシフトレジスタ１は外部より入力
される１、５Ｆクロック信号に同期してシリアルに入力
される１／７コードデータ（以後符号化データと言う）
を７ビットごとに０１〜Ｃ７で保持し、これを並列に論
理回路２に出力する。なお、１゜５Ｆクロック信号は後
述のＩＦクロック信号の周波数の１．５倍の周波数を有
する。

論理回路２は、符号化データ０１〜Ｃ７を用いてＸ−Ｃ
３（Ｃ５＋Ｃ６＋Ｃ７）　＋Ｃ４（ＣＩ　＋Ｃ２）　　
＋Ｃ３ＸＣ４ＸＣ５ｘｃ６ｘｃ７．　Ｙ＝Ｃ３＋（ｃ５
　＋Ｃ４ＸＣ６）　Ｘ（Ｃ２４−ＣＩ）なる論理演算を
実行し、演算結果のＸおよびＹの２ビットデータを２ビ
ットシフトレジスタ３に出力する。２ビットシフトレジ
スタ３は、後述するロード、シフト命令信号とＩＦクロ
ック信号により制御され、入力されたＸおよびＹの２ビ
ットデータを保持し、シリアルに連続して出力する。

次に、検出回路４とクロック発生回路５の動作を第２図
を参照して説明する。第２図は符号化データ″・・ｘ　
０１０００００１０１０・・″（第２図Ｄ）を入力した
場合のタイムチートであり、ＮＲＺデータとして”・・
１１０００１”　（第２図Ｋ）が得られる。また、複合
化開始コードを”０１０００００　”　（第２図Ｄ）と
している。

検出回路４は、符号ビン）Ｃ１〜Ｃ７に復合化開始コー
ドが見い出されたならばリセット信号（第２図Ｆ）を作
成し、クロック発生回路５に出力する。

クロック発生回路５は、リセット信号Ｆに同期してロー
ド、シフト命令信号（第２図Ｈ）と、外部より入力され
る３Ｆクロック信号を分周してＩＦクロック信号（第２
図Ｇ）を発生し、２ビットシフトレジスタ３に出力する
。

２ビットシフトレジスタ３は、ロード、シフト命令信号
（第２図Ｈ）により第２図ＩおよびＪに示すように、変
換されたＸおよびＹを０１およびＤＯで保持するととも
に、ＩＦクロック信号（第２図Ｇ）により保持した２ビ
ットデータを第２図Ｋに示すようにシリアルで連続した
ＮＲＺデーク″・・１１０００１　”として出力する。

また、１゜５Ｆクロツク（第２図Ｂ）とＩＦクロック（
第２図Ｇ）は３Ｆクロツク（第２図Ａ）をもとに発生さ
せている。そのため、ＸおよびＹの反転とＩＦクロック
のタイミングが１周期ごとに一致することがあるが、そ
うした可能性のあるところではシフト命令信号が出力さ
れるようにタイミングを図っている。

本実施例の復号化回路は第２図のタイムチャートに示す
ように、復号化開始コードを検出し、開始コードの上位
２ビットあけてからシリアルに連続なＮＲＺデータを復
号化するものである。

〔発明の効果〕 以上説明したように本発明によれば、入力符号化データ
の符号化開始点を検出し、ロード、シフト命令信号と動
作クロックのタイミングを合わせて発生させ、このタイ
ミングの合った両信号により２ピントシフトレジスタを
制御してＮＲＺデータに復号化することにより、従来の
制御信号のタイミングずれによる誤ったＮＲＺデータの
出現が防止できる。

【図面の簡単な説明】

第１図は本発明の一実施例の復号化回路のブロック図、
第２図は前記復号化回路の動作タイムチートを説明する
ための信号波形図、第３図は従来の復号化回路のブロッ
ク図である。 図において、１は７ビットシフトレジスタ、２は論理回
路、３は２ビットシフトレジスタ、４は検出回路、５は
クロック発生回路をそれぞれ示している。

Claims (1)

【特許請求の範囲】
1. データの始点を有しシリアルに入力される符号化データ
   を保持する第１のレジスタと、該第１のレジスタの並列
   出力を２ビットの符号化データに変換する変換回路と、
   前記変換された２ビットデータを保持する第２のレジス
   タとからなる復号化回路において、前記入力符号化デー
   タの始点を検出する検出回路と、該検出回路の出力によ
   って前記第２のレジスタの制御を行うクロック発生回路
   とを付設してなることを特徴とする復号化回路。