JPS61172354A - セラミツク多層基板 - Google Patents
セラミツク多層基板Info
- Publication number
- JPS61172354A JPS61172354A JP1246585A JP1246585A JPS61172354A JP S61172354 A JPS61172354 A JP S61172354A JP 1246585 A JP1246585 A JP 1246585A JP 1246585 A JP1246585 A JP 1246585A JP S61172354 A JPS61172354 A JP S61172354A
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- JP
- Japan
- Prior art keywords
- ceramic sheet
- parts
- sheet layer
- ceramic
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5383—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
- H05K1/0298—Multilayer circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/22—Secondary treatment of printed circuits
- H05K3/28—Applying non-metallic protective coatings
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体集積回路などの電子部品を搭載するパ
ッケージに関するもので、特にセラミックシート積層焼
成によるセラミック多層基板に関するものである。
ッケージに関するもので、特にセラミックシート積層焼
成によるセラミック多層基板に関するものである。
従来の技術
従来この種のセラミック多層基板は、パターン密度も差
程高くはなく、また層構成も複雑ではなかったので、比
較的余裕のあるヴイアホール配置やパターン設計が可能
であったが、近年半導体集積回路の高密度化、高性能化
に伴なって、それを実装するパッケージのパターン密度
、ヴイアホール間隔、多層化構造および電気抵抗、信号
伝搬速度などに技術的に厳しい仕様が要請されてきてい
るＯ これらの仕様を満足するために、セラミック多層基板の
各シートの厚さは０．０５〜０．５ｍの範囲で、導体パ
ターン間を接続するためのヴイアホールが０．２５〜０
．５■間隔で設けられ、その層数は数十層におよぶ場合
が有る（例えば、”ＣａｎｐｕｔｅｒＰａｃｋａｇｉｎ
ｇ ； Ｍｏｒｅ Ｃａｐａｂｉ １ｉｔｙ ｉｎ Ｌ
ｅｓｓ Ｖｏｌｕｍｅ ”ＥＬＥＣＴＲＯＮＩＣＰＡＣ
ＫＡＧＩＮＧ ＡＮＤ ＰＲＯＤＵＣ−ＴＩＯＮ、ＪＡ
Ｎ、１９８１．Ｐ６７〜７２ ）ｏまた電気抵抗を小さ
くするために、従来より純度の高い導体材料を使用した
り、電源のためのヴイアホール≠冨≠を大きくしたシす
る必要が有シ、さらに伝搬定数を最適値にするために、
シート厚を変化して使用する必要が生じたシしている。
程高くはなく、また層構成も複雑ではなかったので、比
較的余裕のあるヴイアホール配置やパターン設計が可能
であったが、近年半導体集積回路の高密度化、高性能化
に伴なって、それを実装するパッケージのパターン密度
、ヴイアホール間隔、多層化構造および電気抵抗、信号
伝搬速度などに技術的に厳しい仕様が要請されてきてい
るＯ これらの仕様を満足するために、セラミック多層基板の
各シートの厚さは０．０５〜０．５ｍの範囲で、導体パ
ターン間を接続するためのヴイアホールが０．２５〜０
．５■間隔で設けられ、その層数は数十層におよぶ場合
が有る（例えば、”ＣａｎｐｕｔｅｒＰａｃｋａｇｉｎ
ｇ ； Ｍｏｒｅ Ｃａｐａｂｉ １ｉｔｙ ｉｎ Ｌ
ｅｓｓ Ｖｏｌｕｍｅ ”ＥＬＥＣＴＲＯＮＩＣＰＡＣ
ＫＡＧＩＮＧ ＡＮＤ ＰＲＯＤＵＣ−ＴＩＯＮ、ＪＡ
Ｎ、１９８１．Ｐ６７〜７２ ）ｏまた電気抵抗を小さ
くするために、従来より純度の高い導体材料を使用した
り、電源のためのヴイアホール≠冨≠を大きくしたシす
る必要が有シ、さらに伝搬定数を最適値にするために、
シート厚を変化して使用する必要が生じたシしている。
これらの事柄は、セラミックグリーンシートと、ヴイア
ホール埋込みの導体ペーストとの焼成収縮率の差や、焼
結されたセラミックと導孤金属との熱膨張率の差を大き
くする原因となることが有シ、最上層セラミックシート
のヴイアホール周辺にクラックが生じゃすくなり、信頼
性を低下させたシ、歩留シを悪化させる欠点があった。
ホール埋込みの導体ペーストとの焼成収縮率の差や、焼
結されたセラミックと導孤金属との熱膨張率の差を大き
くする原因となることが有シ、最上層セラミックシート
のヴイアホール周辺にクラックが生じゃすくなり、信頼
性を低下させたシ、歩留シを悪化させる欠点があった。
発明が解決しようとする問題点
本発明の目的は、上記の欠点、すなわち特に電源などの
配線に使用されるヴイアホールの内径が大きいために、
最上層のセラミックシートにクラックが発生し易いとい
う問題点を解決したセラミック多層基板を提供すること
にある。
配線に使用されるヴイアホールの内径が大きいために、
最上層のセラミックシートにクラックが発生し易いとい
う問題点を解決したセラミック多層基板を提供すること
にある。
問題点を解決するための手段
本発明は上述の問題点を解決するために、導体パターン
と、内部に導体材料を充填し念ヴイアホールとを有する
セラミックシートを多数積層し、かつ最上層のセラミッ
クシート上に電子部品搭載用電極部を設けたセラミック
多層基板において、最上層のセラミックシート上に電極
部を除いた全α１〜０．５雪のセラミックグリーンシー
トにて被覆し、またはアルミナペーストで厚さ１００μ
ｍ以上の印刷を行い、焼成形成した構成を採用するもの
である。
と、内部に導体材料を充填し念ヴイアホールとを有する
セラミックシートを多数積層し、かつ最上層のセラミッ
クシート上に電子部品搭載用電極部を設けたセラミック
多層基板において、最上層のセラミックシート上に電極
部を除いた全α１〜０．５雪のセラミックグリーンシー
トにて被覆し、またはアルミナペーストで厚さ１００μ
ｍ以上の印刷を行い、焼成形成した構成を採用するもの
である。
作用
本発明は上述の通りに構成したので、セラミックグリー
ンシートを積層して焼結する製造工程、およびその後の
メッキ工程１組立て工程でおこるストレスが、最上層の
セラミックシートの表面に設けられた比較的厚い絶縁膜
によって抑制されて、クラックが発生しにくくなる。
ンシートを積層して焼結する製造工程、およびその後の
メッキ工程１組立て工程でおこるストレスが、最上層の
セラミックシートの表面に設けられた比較的厚い絶縁膜
によって抑制されて、クラックが発生しにくくなる。
実施例
次に本発明の実施例について図面を参照して詳細に説明
する。
する。
本発明の一実施例を示す第１図において、本発明のセラ
ミック多層基板１は、導体ペーストを充填したヴイアホ
ール１３．２２等および導体パターン１２．２１等を有
するセラミックシート１０゜２０．３０を多数積層し、
最上層のセラミックシート１０には、電子部品（図示せ
ず）などを搭載するための電極１１およびその接続のた
めの導体パターン１２と、ヴイアホール１３とが設けら
れ、さらに最上層セラミックシート１ｏの上に、電子部
品を搭載するための電極１１の部分を除き、内層カラ表
面層への接続のためのヴイアホール１３０部分を含む他
の部分１４を比較的厚く絶縁膜２で覆う構成を有してい
る。
ミック多層基板１は、導体ペーストを充填したヴイアホ
ール１３．２２等および導体パターン１２．２１等を有
するセラミックシート１０゜２０．３０を多数積層し、
最上層のセラミックシート１０には、電子部品（図示せ
ず）などを搭載するための電極１１およびその接続のた
めの導体パターン１２と、ヴイアホール１３とが設けら
れ、さらに最上層セラミックシート１ｏの上に、電子部
品を搭載するための電極１１の部分を除き、内層カラ表
面層への接続のためのヴイアホール１３０部分を含む他
の部分１４を比較的厚く絶縁膜２で覆う構成を有してい
る。
このようなセラミック多層基板の製造方法は、アルｉす
粉末を有機バインダで固めてシート状ニ成形した生のセ
ラミックグリーンシートラ積層し、焼結して作られる。
粉末を有機バインダで固めてシート状ニ成形した生のセ
ラミックグリーンシートラ積層し、焼結して作られる。
通常、セラミックグリーンシートとヴイアホール埋込み
の導体材料ペーストの焼成収縮率の差は、良くコントロ
ールされたものでα１〜α２−程度、さらに焼成された
セラミックと導体金属の熱膨張率の差は、０．５ＸｌＯ
−’ｄｅｇ−”程度有９、焼成条件、材料ロフトおよび
製造上のばらつきなどにより更に大きくなシ、α２凰φ
程度の大きさのヴイアホールを内層から最上層に貫通さ
せた場合、従来の絶縁膜の被覆のない時には、焼成によ
って、またその後のメッキ工程。
の導体材料ペーストの焼成収縮率の差は、良くコントロ
ールされたものでα１〜α２−程度、さらに焼成された
セラミックと導体金属の熱膨張率の差は、０．５ＸｌＯ
−’ｄｅｇ−”程度有９、焼成条件、材料ロフトおよび
製造上のばらつきなどにより更に大きくなシ、α２凰φ
程度の大きさのヴイアホールを内層から最上層に貫通さ
せた場合、従来の絶縁膜の被覆のない時には、焼成によ
って、またその後のメッキ工程。
組立て工程などの各種ストレスによって、容易にクラッ
クが発生していた。
クが発生していた。
本発明によれば、表面全体が電極１１の部分を除き比較
的厚い絶縁膜２で覆われているため、各種のストレスが
緩和され、クラックが発生しにくくなり、歩留ｐや信頼
性が向上する。
的厚い絶縁膜２で覆われているため、各種のストレスが
緩和され、クラックが発生しにくくなり、歩留ｐや信頼
性が向上する。
さらに、実験結果によれば、前記絶縁膜２を、厚さ０．
１〜０．５■のグリーンシートまたはアルミナペースト
の印刷で形成した厚さ１００μｍ以上の絶縁コートにし
、一括焼成することによって、クラックの発生をなくす
ることができた。また、これらの絶縁膜形成の工程は、
セラミックグリーンシート積層法と全く同様の工法で実
現可能であり、プロセス的に良くマツチングしているこ
とから好都合であり、容易にクラックの発生の起りにく
い、セラミック多層基板を得ることが可能となる０ 発明の効果 以上に説明したように、本発明によれば、最上層のセラ
ミックシートの表面に、比較的厚く絶縁膜を形成するこ
とによって、焼成収縮率の差や熱膨張率の差によってヴ
イアホール部に発生するクラックを抑え、信頼性の高い
セラミック多層基板を歩留シ良く得ることができるとい
う効果がある。
１〜０．５■のグリーンシートまたはアルミナペースト
の印刷で形成した厚さ１００μｍ以上の絶縁コートにし
、一括焼成することによって、クラックの発生をなくす
ることができた。また、これらの絶縁膜形成の工程は、
セラミックグリーンシート積層法と全く同様の工法で実
現可能であり、プロセス的に良くマツチングしているこ
とから好都合であり、容易にクラックの発生の起りにく
い、セラミック多層基板を得ることが可能となる０ 発明の効果 以上に説明したように、本発明によれば、最上層のセラ
ミックシートの表面に、比較的厚く絶縁膜を形成するこ
とによって、焼成収縮率の差や熱膨張率の差によってヴ
イアホール部に発生するクラックを抑え、信頼性の高い
セラミック多層基板を歩留シ良く得ることができるとい
う効果がある。
第１図は本発明の一実施例を部分的に示す断面図である
。 １・−・・・・セラミック多層基板、２・・・・−・絶
縁膜、１０・・・・・・最上層セラミックシート、１１
・・・・・−電極、１２・・・・・・導体パターン、１
３・・・・・・ヴイアホール、１４・・・・・・最上層
セラミックシートの表面部分、２０・・・・・・内層セ
ラミックシート、２１・・・−Ｓ体パターン、２２・・
・・・・ヴイアホール、３０・−・・・・最下層セラミ
ックシート。
。 １・−・・・・セラミック多層基板、２・・・・−・絶
縁膜、１０・・・・・・最上層セラミックシート、１１
・・・・・−電極、１２・・・・・・導体パターン、１
３・・・・・・ヴイアホール、１４・・・・・・最上層
セラミックシートの表面部分、２０・・・・・・内層セ
ラミックシート、２１・・・−Ｓ体パターン、２２・・
・・・・ヴイアホール、３０・−・・・・最下層セラミ
ックシート。
Claims (3)
- （１）導体パターンと、内部に導体材料を充填したヴィ
アホールとを有するセラミックシートを多数積層し、か
つ最上層セラミックシート上に電子部品搭載用電極部を
設けたセラミック多層基板において、前記最上層セラミ
ックシート上を前記電極部を除き絶縁膜によって被覆し
たセラミック多層基板。 - （２）最上層セラミックシート上の絶縁膜として、電極
部にパンチ穴を有する厚さ０．１ｍｍ〜０．５ｍｍのセ
ラミックグリーンシートにて覆い、焼成形成したことを
特徴とする特許請求の範囲第１項記載のセラミック多層
基板。 - （３）最上層セラミックシート上の絶縁膜をアルミナペ
ーストにて印刷焼成し、厚さ１００μｍ以上としたこと
を特徴とする特許請求の範囲第１項記載のセラミック多
層基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1246585A JPS61172354A (ja) | 1985-01-28 | 1985-01-28 | セラミツク多層基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1246585A JPS61172354A (ja) | 1985-01-28 | 1985-01-28 | セラミツク多層基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61172354A true JPS61172354A (ja) | 1986-08-04 |
Family
ID=11806110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1246585A Pending JPS61172354A (ja) | 1985-01-28 | 1985-01-28 | セラミツク多層基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61172354A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63219142A (ja) * | 1987-03-07 | 1988-09-12 | Shinko Electric Ind Co Ltd | 電子部品用パツケ−ジ |
| EP1830414A1 (en) * | 2004-11-25 | 2007-09-05 | Tokuyama Corporation | Element mounting substrate and method for manufacturing same |
-
1985
- 1985-01-28 JP JP1246585A patent/JPS61172354A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63219142A (ja) * | 1987-03-07 | 1988-09-12 | Shinko Electric Ind Co Ltd | 電子部品用パツケ−ジ |
| EP1830414A1 (en) * | 2004-11-25 | 2007-09-05 | Tokuyama Corporation | Element mounting substrate and method for manufacturing same |
| EP1830414A4 (en) * | 2004-11-25 | 2010-10-13 | Tokuyama Corp | ELEMENT ANBRING SUBSTRATE AND METHOD FOR THE PRODUCTION THEREOF |
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