JPH0247869B2 - - Google Patents

Info

Publication number
JPH0247869B2
JPH0247869B2 JP55118635A JP11863580A JPH0247869B2 JP H0247869 B2 JPH0247869 B2 JP H0247869B2 JP 55118635 A JP55118635 A JP 55118635A JP 11863580 A JP11863580 A JP 11863580A JP H0247869 B2 JPH0247869 B2 JP H0247869B2
Authority
JP
Japan
Prior art keywords
multilayer ceramic
green sheet
ceramic substrate
conductor layer
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP55118635A
Other languages
English (en)
Other versions
JPS5743500A (en
Inventor
Juzo Shimada
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP11863580A priority Critical patent/JPS5743500A/ja
Publication of JPS5743500A publication Critical patent/JPS5743500A/ja
Publication of JPH0247869B2 publication Critical patent/JPH0247869B2/ja
Granted legal-status Critical Current

Links

Landscapes

  • Laminated Bodies (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

【発明の詳細な説明】 本発明は焼成時における収縮による基板の長さ
方向の変形、ひずみを防止する多層セラミツク基
板の製造方法に関するものである。
従来、配線密度の高いICの実装用多層セラミ
ツク基板は、アルミナ基板上に導体配線層、絶縁
層を交互に印刷する方法によつて多層構造が実現
されていた。
この方法では各層の印刷ごとに焼成を行なわな
ければならず作業性の面でも経済性の面でも欠点
があり、さらに微細パターンの設計が困難で層数
も5層以下の積層しか出来なかつた。
これ等の欠点を解決し、かつ配線密度の高い
LSIの実装用多層セラミツク基板の製造方法とし
てグリーンシート積層法が提案されている。第1
図にグリーンシート積層法によつて形成された多
層セラミツク基板の断面を模式的に示す。一般に
グリーンシート積層法による多層セラミツク基板
の製造は、先ず積層する厚み0.01〜0.2mmのセラ
ミツク薄板(グリーンシート)1の上に例えばス
クリーン印刷法等により、例えば金,白金,モリ
ブデン,タングステンあるいはこれらの一種類以
上を含む導体配線層2を印刷しさらには0.2mm以
下の径をもつスルーホール3に上下導体配線層間
の導通が可能になるように導体を埋める。そして
これらの印刷されたグリーンシートを積層し熱圧
着した後、焼成せしめることによつて多層セラミ
ツク基板が作られていた。
しかしながら、従来のグリーンシート積層法に
おいてはその焼成時における各グリーンシートの
収縮率が不均一であることに起因して基板の長さ
方向の形状に変形、ひずみが生ずる欠点があり、
これが多層セラミツク基板の製造における歩留り
を低下させていた。
本発明の目的はこのような従来の欠点である、
焼成時の収縮による長さ方向の形状の変形、ひず
みの発生を防止せしめた多層セラミツク基板の製
造方法を提供することにある。
本発明によれば、多層セラミツク基板の製造に
おいて積層する複数枚のグリーンシートのうち、
少なくとも1枚以上のグリーンシート上の周辺部
に、該グリーンシートの面積に対して50%以内の
面積となる新らたな導体層を一定幅に形成し、該
グリーンシートを含む前記複数枚のグリーンシー
トを熱圧着した後焼成することを特徴とする多層
セラミツク基板の製造方法が得られる。
以下本発明について図面を用いて説明する。
第2図は、本発明の一実施例を説明するための
図で多層セラミツク基板の斜視図で、スルーホー
ルの開いたグリーンシート1上に導体配線層2を
印刷したものを積層する。このとき最上部のグリ
ーンシートの周辺部に一様に導体層21を印刷す
る。導体層は導体配線層2と同種の物質を用いて
もよく、この場合には同時印刷が可能である。導
体物質として例えばAu,Al,Ag,Pt,W,Pd,
Cu,Ni,Cr,Mc等々の単体もしくは、これら
を1以上含む合金が好都合である。
この積層体を焼成すると積層体の収縮が起こ
る。この際セラミツクの収縮率と導体配線層2の
収縮とは一般に異なつており、その結果基板には
ひずみが生じてくるが、本発明のようにグリーン
シートの周辺部に設けられた導体層21により焼
成時の多層セラミツク基板のひずみを緩和させる
ことが出来る。導体層は多層セラミツク基板の形
状に合わせてその長さ方向に対して適当な導体層
面積を設けるかあるいは収縮率の異なる適当な導
体層をそれぞれ周辺部の適当な位置に設けること
で多層セラミツク基板全体としてみた場合、ひず
みを緩和させる効果が得られる。この場合基板の
外周から基板面積に対して50%以内になるような
一定の幅に導体層を設ける必要がある。なぜなら
ば50%以上になると導体層の印刷してあるセラミ
ツク部分と印刷していないセラミツク部分との焼
成時の収縮率が大きく異なることになり焼成後の
多層セラミツク基板にそりおよびひずみが生じる
結果になる。また前に導体層の一定幅の中におけ
る導体部分面積とグリーンシート素地面積との比
率の単位面積当りのばらつきが10%以内になるよ
うにすることが好ましい。
さらに前記実施例により作成した多層セラミツ
ク基板にLSIを実装した場合LSIから発生する熱
は基板周囲に一様に伝導され効率よく熱放散が行
なわれることになる。さらに導体層21に例えば
端子等を接続することにより基板のアースが可能
で、基板のシールド効果が得られる。
第3図ではグリーンシート周辺部の導体層の形
状をランド状にしたものである。ランドの形状
は、セラミツクと導体層との収縮率を考慮して適
当な形に選ぶことができる。このようなランドを
設けることにより導体配線層としての機能をもつ
ことが可能である。つまりスルーホール等により
下部の導体配線層と連絡させ、さらに端子等で外
部に導くことができる。
第4図、第5図は多層セラミツク基板の裏面部
を構成するグリーンシート周辺部に導体層を設け
た断面図である。このように多層セラミツク基板
の裏面を構成するグリーンシートに導体層を設け
ると多層セラミツク基板上下面の焼成時の収縮が
同程度となりさらに改善される。また熱放散性に
おいてもより効率的になる。特に、第5図におい
ては裏面も導体配線層としての機能をもたせるこ
とが出来、表面だけに導体ランドを設けた場合の
2倍の機能を発揮することが可能である。
さらに第6図に示すように導体層を多層セラミ
ツク基板内部のグリーンシートの周辺部に設ける
ことも可能である。
本発明の効果をさらに明らかにするために従来
方法との比較で実際に焼成を行なつたときの多層
セラミツク基板の収縮特性を第7図に示す。同図
において、横軸は多層セラミツク基板主面の一辺
の一端から他端までを模式的に示したものであ
り、また縦軸は前記辺の各位置における辺の長さ
方向の収縮比を示したものである。具体的には縦
軸は前記辺を単位長さで区切り、辺の両端の単位
長さの収縮率を分母にし、辺中の各単位長さ部分
の収縮率を分子にして比をとつたものである。こ
の比を前記辺の各単位長さの位置にプロツトし曲
線を描いたものが第7図の曲線31と32であ
る。曲線31は本発明を適用した場合であり、グ
リーンシート周辺部に全面積の49.5%になるよう
に一定幅の導体層を形成し、この導体層と導体配
線層を合わせた導体部分の面積と残りのグリーン
シート素地面との比が0.31で、しかもこの比の単
位面積当たりのばらつきが6%以内になるように
導体層を設けたものの収縮率変動を示す。また曲
線32はグリーンシート周辺部に導体層を形成し
ない従来方法を適用した場合の収縮率変動を示
す。
同図から明らかなように本発明を採用すること
により基板の焼成時における長さ方向の変形およ
びひずみが大幅に改善されている。
【図面の簡単な説明】
第1図は従来の多層セラミツク基板の模式的断
面図であり、第2図〜第6図は本発明の各実施例
を説明するための多層セラミツク基板の斜視図お
よび断面図であり、第7図は本発明の効果を説明
するための図で従来法との収縮特性比較図であ
る。 図において、1はセラミツクグリーンシート、
2は導体配線層、3はスルーホール、21は本発
明で新たに付加した導体層をそれぞれ示す。21
中の導体層は導体配線層2と共に実際に配線パタ
ーンを形成し実用に供して一向に構わない。31
は本発明を適用したときの多層セラミツク基板の
収縮変動曲線であり、32は従来法による多層セ
ラミツク基板の収縮変動曲線である。

Claims (1)

    【特許請求の範囲】
  1. 1 多層セラミツク基板の製造において積層する
    複数枚のグリーンシートのうち、少なくとも1枚
    以上のグリーンシート上の周辺部に、該グリーン
    シートの面積に対して50%以内の面積となる基板
    の歪を防止する導体層を一定幅に形成し、該グリ
    ーンシートを含む前記複数枚のグリーンシートを
    熱圧着した後焼成することを特徴とする多層セラ
    ミツク基板の製造方法。
JP11863580A 1980-08-28 1980-08-28 Method of producing multilayer ceramic board Granted JPS5743500A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP11863580A JPS5743500A (en) 1980-08-28 1980-08-28 Method of producing multilayer ceramic board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11863580A JPS5743500A (en) 1980-08-28 1980-08-28 Method of producing multilayer ceramic board

Publications (2)

Publication Number Publication Date
JPS5743500A JPS5743500A (en) 1982-03-11
JPH0247869B2 true JPH0247869B2 (ja) 1990-10-23

Family

ID=14741407

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11863580A Granted JPS5743500A (en) 1980-08-28 1980-08-28 Method of producing multilayer ceramic board

Country Status (1)

Country Link
JP (1) JPS5743500A (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59181597A (ja) * 1983-03-31 1984-10-16 株式会社東芝 多層セラミツク基板の製造方法
JP4416342B2 (ja) * 2001-02-28 2010-02-17 京セラ株式会社 回路基板およびその製造方法
JP2005244099A (ja) * 2004-02-27 2005-09-08 Tdk Corp 多層セラミック基板の製造方法及びその基板
JP2005285907A (ja) * 2004-03-29 2005-10-13 Hitachi Metals Ltd セラミックス積層体
JP6376990B2 (ja) * 2014-03-07 2018-08-22 日本碍子株式会社 センサ素子の製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4911575A (ja) * 1972-06-01 1974-02-01

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51103047U (ja) * 1975-02-14 1976-08-18

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4911575A (ja) * 1972-06-01 1974-02-01

Also Published As

Publication number Publication date
JPS5743500A (en) 1982-03-11

Similar Documents

Publication Publication Date Title
US6815046B2 (en) Method of producing ceramic multilayer substrate
EP0043029B1 (en) Sintered multi-layer ceramic substrate and method of making same
JPS6052588B2 (ja) セラミツク基板の均一金メツキ処理法
US5755903A (en) Method of making a multilayer ceramic substrate having reduced stress
JPH0247869B2 (ja)
JP2001035747A (ja) 積層セラミックコンデンサ
JPH10308582A (ja) 多層配線基板
JP4277012B2 (ja) 多数個取り配線基板
JP3508905B2 (ja) 配線基板とその製造方法
JPH1126291A (ja) チップ型コンデンサアレイ
JPH1116776A (ja) コンデンサアレイ
JP3769514B2 (ja) 配線基板
JP3740374B2 (ja) 多数個取り配線基板
JPS5880805A (ja) インダクタンスコイルをそなえた配線板
JP2551221B2 (ja) セラミック多層配線基板のスルーホール構造
JPS61172353A (ja) セラミツク多層基板
JP3257531B2 (ja) 積層電子部品
JPS5826680B2 (ja) セラミツクカイロキバンノセイゾウホウホウ
JPH0738217A (ja) セラミック基板
JPH05226841A (ja) セラミック多層基板
JPH05235550A (ja) 低誘電率ガラスセラミック多層配線基板およびその製造方法
JP2551064B2 (ja) セラミック多層基板の製造方法
JP4254540B2 (ja) 多層セラミック基板および複合電子部品
JPS61172354A (ja) セラミツク多層基板
JP4403196B2 (ja) 配線基板および多数個取り基板