JPS61170051A - 半導体装置用パツケ−ジ - Google Patents
半導体装置用パツケ−ジInfo
- Publication number
- JPS61170051A JPS61170051A JP1011385A JP1011385A JPS61170051A JP S61170051 A JPS61170051 A JP S61170051A JP 1011385 A JP1011385 A JP 1011385A JP 1011385 A JP1011385 A JP 1011385A JP S61170051 A JPS61170051 A JP S61170051A
- Authority
- JP
- Japan
- Prior art keywords
- package
- recognition
- printed wiring
- patterns
- wiring board
- Prior art date
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- Pending
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置用パッケージに関し、特にプリント
配線基板上に素子を搭載して樹脂封止するビングリッド
アレイ用パッケージや、チップキャリアタイプの電子部
品に使用される半導体装首用パブケージに関するもので
ある。
配線基板上に素子を搭載して樹脂封止するビングリッド
アレイ用パッケージや、チップキャリアタイプの電子部
品に使用される半導体装首用パブケージに関するもので
ある。
従来、ピングリッドアレイ用パッケージやチップキャリ
アは、セラミックパッケージが主流に使用さｎておシ、
その実装方法はソケッ）？使用するものであった。しか
しセラミックパッケージは非常に高価な為、近年プリン
ト配線基板を使用した安価なパッケージが開発さｎて米
たが、実装方法ではやはシンケラト実装が主流となって
いる。
アは、セラミックパッケージが主流に使用さｎておシ、
その実装方法はソケッ）？使用するものであった。しか
しセラミックパッケージは非常に高価な為、近年プリン
ト配線基板を使用した安価なパッケージが開発さｎて米
たが、実装方法ではやはシンケラト実装が主流となって
いる。
上述した従来のピングリッドアレイ用のパッケージは、
１３２ビンや２００ビンなどの多数のり−ドピンをもつ
ことから簡単にプリント基板のスフ１４−ルヘ挿入実装
することが困難でちゃ、実装面で自動化しにくいと言う
欠点があった。またプリント配線基板を使用し九安価な
パッケージにおいても、この実装の困難度は同じである
上に、パッケージに使用するプリント配線基板の外形は
プレス等により加工され、またリードピンを立てる穴は
ドリル加工により形成さｎるので、プリント配線基板外
形部とリード位置との誤差はかなり大きくなる。そのた
め実装の際に、実装機械がパッケージの外周を取り上げ
た場合、挿入の為のリードピンとプリント基板のスルー
ホールとが合わない欠点がめる。
１３２ビンや２００ビンなどの多数のり−ドピンをもつ
ことから簡単にプリント基板のスフ１４−ルヘ挿入実装
することが困難でちゃ、実装面で自動化しにくいと言う
欠点があった。またプリント配線基板を使用し九安価な
パッケージにおいても、この実装の困難度は同じである
上に、パッケージに使用するプリント配線基板の外形は
プレス等により加工され、またリードピンを立てる穴は
ドリル加工により形成さｎるので、プリント配線基板外
形部とリード位置との誤差はかなり大きくなる。そのた
め実装の際に、実装機械がパッケージの外周を取り上げ
た場合、挿入の為のリードピンとプリント基板のスルー
ホールとが合わない欠点がめる。
即ち、パッケージが安価になっても、実装方法が従来通
りのソケット実装であるため、実装面のコストにおいて
改善がなされないと言う欠点は依然として残る。本発明
は、プリント配線基板を使用した安価なビングリッドア
レイ用のパッケージにおいて、プリント基板への自動実
装を可能としたパッケージを提供するものである。
りのソケット実装であるため、実装面のコストにおいて
改善がなされないと言う欠点は依然として残る。本発明
は、プリント配線基板を使用した安価なビングリッドア
レイ用のパッケージにおいて、プリント基板への自動実
装を可能としたパッケージを提供するものである。
本発明のパッケージは、パブケージのリードピン位置及
びパッケージの方向を検出する為の認識パターン又は認
識穴を有している。
びパッケージの方向を検出する為の認識パターン又は認
識穴を有している。
半導体装置をプリント基板に自動搭載する為にハ、パッ
ケージの方向及びピン位ａｔプリント基板に合わせる必
要があシ、その方法として、既に周知技術である光学的
な映像処理を使用する方法あるいは透過光を利用する又
は位置決めビンを挿入する等の方法があり、これらを使
用することによってパッケージの方向及びリードピン位
＃を検出し、機械的に半導体装Ｗｔをプリント基板へ移
行させ搭載させることができる。そのためには、パッケ
ージのプリント配線基板面の空き部分に、クロスパター
ン又はＴ形パターンを設けるこトニよって映像処理によ
るパッケージの方向とリードピン位置が検出出来る。又
は、パッケージのプリント配線基板面の空き部分に、２
箇所の穴４６けることにより、同様にパッケージの方向
とリードピン位置を検出することが出来る。
ケージの方向及びピン位ａｔプリント基板に合わせる必
要があシ、その方法として、既に周知技術である光学的
な映像処理を使用する方法あるいは透過光を利用する又
は位置決めビンを挿入する等の方法があり、これらを使
用することによってパッケージの方向及びリードピン位
＃を検出し、機械的に半導体装Ｗｔをプリント基板へ移
行させ搭載させることができる。そのためには、パッケ
ージのプリント配線基板面の空き部分に、クロスパター
ン又はＴ形パターンを設けるこトニよって映像処理によ
るパッケージの方向とリードピン位置が検出出来る。又
は、パッケージのプリント配線基板面の空き部分に、２
箇所の穴４６けることにより、同様にパッケージの方向
とリードピン位置を検出することが出来る。
次に本発明について実施例により説明する。
第１図は本発明の一実施例を示す半導体装置用パッケー
ジの斜視図（５）と平面図（２）である。パッケージプ
リント配線基板ＩＱ配線パターン４の一部に、クロス型
及びＴ字型の認識用パターン５を形成しておき、このパ
ターンを光学的に読みとることにより、パッケージの前
後方向を認識し、かつＸＹ方向を決定することができる
。
ジの斜視図（５）と平面図（２）である。パッケージプ
リント配線基板ＩＱ配線パターン４の一部に、クロス型
及びＴ字型の認識用パターン５を形成しておき、このパ
ターンを光学的に読みとることにより、パッケージの前
後方向を認識し、かつＸＹ方向を決定することができる
。
第２図は本発明の他の実施例を示す半導体装置用パッケ
ージの平面図である。パッケージプリント配線基板１の
周辺部に認識用穴６を２箇所あけることにより、機械的
にパッケージの前後方向及びＸＹ方向を決定することが
できる。
ージの平面図である。パッケージプリント配線基板１の
周辺部に認識用穴６を２箇所あけることにより、機械的
にパッケージの前後方向及びＸＹ方向を決定することが
できる。
なお、第１図及び第２図において、３は樹脂封止材で、
パッケージプリント配線基板１０表面中央部に搭載され
た半導体素子及びその近傍を封止している。２はリード
ピンで、配線パターン４の一端に明けられた穴に通さｎ
てろう付けされ、基板裏面に導出している。
パッケージプリント配線基板１０表面中央部に搭載され
た半導体素子及びその近傍を封止している。２はリード
ピンで、配線パターン４の一端に明けられた穴に通さｎ
てろう付けされ、基板裏面に導出している。
以上説明したように、本発明はパッケージプリント配線
基板上に配線パターンを製造する際に、認識用パターン
を同時に形成できるので、認識用パターンとリードピン
との位置関係が精度良く作成出来る０また認識用穴を使
用する場合は、リードピンを立てるスルーホール穴を明
けると同時に認識用の穴を明けることができるので、認
識用穴とリードピンとの位置関係も精度よく作成できる
。
基板上に配線パターンを製造する際に、認識用パターン
を同時に形成できるので、認識用パターンとリードピン
との位置関係が精度良く作成出来る０また認識用穴を使
用する場合は、リードピンを立てるスルーホール穴を明
けると同時に認識用の穴を明けることができるので、認
識用穴とリードピンとの位置関係も精度よく作成できる
。
これら認識部を有するパッケージは、半導体装置のアッ
センブリーの工程において自動搭載が可能になり、実装
の為のソケットが不要で、通常のＤＩＰ型ＩＣやラジア
ル部品と同時にソルダリングによる実装が可能になり、
更に製造工程の追加な〈実施できることから、実装コス
トが大幅に低減出来る効果がある。本発明はリードピン
付のピングリッドアレイパッケージについて説明したが
、プリント配線基板を使用するパッケージには、同様に
行なえることは言うまでもない。
センブリーの工程において自動搭載が可能になり、実装
の為のソケットが不要で、通常のＤＩＰ型ＩＣやラジア
ル部品と同時にソルダリングによる実装が可能になり、
更に製造工程の追加な〈実施できることから、実装コス
トが大幅に低減出来る効果がある。本発明はリードピン
付のピングリッドアレイパッケージについて説明したが
、プリント配線基板を使用するパッケージには、同様に
行なえることは言うまでもない。
第１図囚は本発明の一実施例を示す斜視図、 ＣＢ）は
その平面図、第２図は本発明の他の実施例を示す平面図
である。 ｌ・・・・・・パッケージプリント配線基板、２・・・
・・・リードピン、３・・・・・・樹脂封止材、４・・
・・・・配線パターン、５・・・・・・認識用パターン
、６・・・・・・認識用穴。
その平面図、第２図は本発明の他の実施例を示す平面図
である。 ｌ・・・・・・パッケージプリント配線基板、２・・・
・・・リードピン、３・・・・・・樹脂封止材、４・・
・・・・配線パターン、５・・・・・・認識用パターン
、６・・・・・・認識用穴。
Claims (1)
- 導電パターンを有するプリント配線基板表面に半導体素
子を搭載し、この半導体素子及びその近傍を樹脂封止材
により封止し、かつ基板裏面からは複数のリードピンが
導出している半導体装置用パッケージにおいて、前記プ
リント配線基板の樹脂封止されていない部分にパッケー
ジの方向及びリードピンの位置を検出する為の認識部を
設けたことを特徴とする半導体装置用パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1011385A JPS61170051A (ja) | 1985-01-23 | 1985-01-23 | 半導体装置用パツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1011385A JPS61170051A (ja) | 1985-01-23 | 1985-01-23 | 半導体装置用パツケ−ジ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61170051A true JPS61170051A (ja) | 1986-07-31 |
Family
ID=11741256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1011385A Pending JPS61170051A (ja) | 1985-01-23 | 1985-01-23 | 半導体装置用パツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61170051A (ja) |
-
1985
- 1985-01-23 JP JP1011385A patent/JPS61170051A/ja active Pending
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