JPH03215964A - 半導体パッケージ及びその装着基板 - Google Patents
半導体パッケージ及びその装着基板Info
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- JPH03215964A JPH03215964A JP2010791A JP1079190A JPH03215964A JP H03215964 A JPH03215964 A JP H03215964A JP 2010791 A JP2010791 A JP 2010791A JP 1079190 A JP1079190 A JP 1079190A JP H03215964 A JPH03215964 A JP H03215964A
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- JP
- Japan
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- semiconductor package
- mounting
- protrusion
- board
- package
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- 238000000034 method Methods 0.000 abstract description 8
- 229910000679 solder Inorganic materials 0.000 description 5
- 238000005476 soldering Methods 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
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- 239000004020 conductor Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/303—Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Supply And Installment Of Electrical Components (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、表面実装型半導体パッケージの構造と、そ
の表面実装型半導体パッケージが搭載される装着基板の
構造に関するものである。
の表面実装型半導体パッケージが搭載される装着基板の
構造に関するものである。
従来の表面実装型半導体パッケージの構造とプリント基
板の構造及びその実装方法を、第４図および第５図に基
ついて説明する。
板の構造及びその実装方法を、第４図および第５図に基
ついて説明する。
第４図は表面実装型半導体パッケージであるＳＯＰ （
Ｓｍａｌｌ Ｏｕｔ目ｎｅ Ｐａｃｋａｇｅ）を表す
側面図である。なお、その他の表面実装型半導体パッケ
ージとしては、上記ＳＯＰとリード形状が同じＧｕｌｆ
ＷｉｎｇタイプであるＱ Ｆ Ｐ （ Ｑｕａｄ Ｆｌ
ａｔ Ｐａｃｋａｇｅ）やリード形状がＪ−Ｌｅａｄタ
イプであるＳ Ｏ Ｊ （ＳｍａｌｌＯｕｔｌｉｎｅ
Ｊ−Ｂｅｎｄ Ｐａｃｋａｇｅ）やＰ Ｌ Ｃ Ｃ （
ＰｌａｓｔｉｃＬｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉ
ｅｒ）などがある。これらの表面実装型半導体パッケー
ジの実装方法には数種類あるが、その一般的な方法を下
記にて説明ずる。
Ｓｍａｌｌ Ｏｕｔ目ｎｅ Ｐａｃｋａｇｅ）を表す
側面図である。なお、その他の表面実装型半導体パッケ
ージとしては、上記ＳＯＰとリード形状が同じＧｕｌｆ
ＷｉｎｇタイプであるＱ Ｆ Ｐ （ Ｑｕａｄ Ｆｌ
ａｔ Ｐａｃｋａｇｅ）やリード形状がＪ−Ｌｅａｄタ
イプであるＳ Ｏ Ｊ （ＳｍａｌｌＯｕｔｌｉｎｅ
Ｊ−Ｂｅｎｄ Ｐａｃｋａｇｅ）やＰ Ｌ Ｃ Ｃ （
ＰｌａｓｔｉｃＬｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉ
ｅｒ）などがある。これらの表面実装型半導体パッケー
ジの実装方法には数種類あるが、その一般的な方法を下
記にて説明ずる。
まず、プリント基板２に、はんだペースト３を印刷する
。その後、部品である半導体パッケージ１を搭載し、は
んだリフローを行う。この様にして半導体パッケージ１
がプリント基板２に実装された状態を第５図に示す。な
お、上記実装方法の他に、半導体パッケージを接着剤に
よってプリント基板に固定して、はんだ付（フする実装
方法もある。
。その後、部品である半導体パッケージ１を搭載し、は
んだリフローを行う。この様にして半導体パッケージ１
がプリント基板２に実装された状態を第５図に示す。な
お、上記実装方法の他に、半導体パッケージを接着剤に
よってプリント基板に固定して、はんだ付（フする実装
方法もある。
従来の表面実装型半導体パッケージ及び装着基板では、
半導体パッケージ１を装着基板としてのプリン１〜基板
２に実装する際に、その搭載位置がずれてはんだ付けさ
れてしまう問題点があった。
半導体パッケージ１を装着基板としてのプリン１〜基板
２に実装する際に、その搭載位置がずれてはんだ付けさ
れてしまう問題点があった。
その原因としては、半導体パッケージ１とプリント基板
２の位置合わぜが困難であること、あるいは、はんだリ
フローされる前の半導体パッケージ１は、はんだペース
ｌ− ３の粘着力のみでプリント基板２に固定されてい
るため、搬送時の振動で半導体パッケージ１の搭載位置
がずれること等が挙げられる。
２の位置合わぜが困難であること、あるいは、はんだリ
フローされる前の半導体パッケージ１は、はんだペース
ｌ− ３の粘着力のみでプリント基板２に固定されてい
るため、搬送時の振動で半導体パッケージ１の搭載位置
がずれること等が挙げられる。
この発明は上記のような問題点を解消するためになされ
たもので、半導体パッケージ搭載時の位置合わぜか容易
となるとともに、搬送時の振動に際してもその位置がす
れにくい′！ｆ４造の表面実装型半導体パッケージとそ
の装着基板を提供することを目的とする。
たもので、半導体パッケージ搭載時の位置合わぜか容易
となるとともに、搬送時の振動に際してもその位置がす
れにくい′！ｆ４造の表面実装型半導体パッケージとそ
の装着基板を提供することを目的とする。
この発明に係る表面実装型の半導体パッケージ（３）
には、その装着基板側に突起部又は窪みを設り、その半
導体パッケージが搭載される装着基板には、上記半導体
パッケージの突起部又は窪みと対応した窪み又は突起部
を設げているものである。
導体パッケージが搭載される装着基板には、上記半導体
パッケージの突起部又は窪みと対応した窪み又は突起部
を設げているものである。
この発明においては、表面実装型半導体パッケージの突
起部又は窪みと、その半導体パッケージが搭載される装
着基板の窪み又は突起部を組み合わせることにより、搭
載時の位置合わぜが容易にかつ正確になり、さらに搬送
時の振動による位置ずれが起こりにくくなる。
起部又は窪みと、その半導体パッケージが搭載される装
着基板の窪み又は突起部を組み合わせることにより、搭
載時の位置合わぜが容易にかつ正確になり、さらに搬送
時の振動による位置ずれが起こりにくくなる。
以下、この発明の一実施例を図について説明する。
第１図ａは、本実施例による構造をもった代表的な表面
実装型半導体パッケージであるＳＯＰの裏面を表した図
である。この半導体パッケージにはパッケージ裏面に柱
状の突起部１．１が形成されている。第１図ｂは、第１
図ａに示した裏面に柱状の突起部１１を有するＳｏＰを
、プリン１〜基板２に表（４） 面実装した時の側面図を示している。ここで、プリント
基板２には、実装される半導体パッケージ１に形成され
ている柱状の突起部１１が収納されるような窪み２１（
スルーホールでも良い）が形成されている。即ち、半導
体パッケージ１は、プリン１〜基板２に実装される際、
半導体パッケージ１の裏面にある突起部１１を、プリン
ト基板２に形成された窪み２１（スルーホールでも良い
）に挿入することによって、位置合わせが行われる。さ
らに、半導体パッケージ１の裏面突起部１１を、プリン
ト基板２の窪み２１（スルーホールでも良い）に挿入し
ているため、半導体パッケージ１はプリント基板２に固
定され、搭載後に行われるはんだリフロ一等の工程で発
生する位置ずれを防ぐことができる。
実装型半導体パッケージであるＳＯＰの裏面を表した図
である。この半導体パッケージにはパッケージ裏面に柱
状の突起部１．１が形成されている。第１図ｂは、第１
図ａに示した裏面に柱状の突起部１１を有するＳｏＰを
、プリン１〜基板２に表（４） 面実装した時の側面図を示している。ここで、プリント
基板２には、実装される半導体パッケージ１に形成され
ている柱状の突起部１１が収納されるような窪み２１（
スルーホールでも良い）が形成されている。即ち、半導
体パッケージ１は、プリン１〜基板２に実装される際、
半導体パッケージ１の裏面にある突起部１１を、プリン
ト基板２に形成された窪み２１（スルーホールでも良い
）に挿入することによって、位置合わせが行われる。さ
らに、半導体パッケージ１の裏面突起部１１を、プリン
ト基板２の窪み２１（スルーホールでも良い）に挿入し
ているため、半導体パッケージ１はプリント基板２に固
定され、搭載後に行われるはんだリフロ一等の工程で発
生する位置ずれを防ぐことができる。
また、半導体パッケージの突起部１１は、樹脂封止型パ
ッケージではモールド金型に四部を設けることにより、
搭載時の位置合わせに利用できる精度をもったものを容
易に形成できる。
ッケージではモールド金型に四部を設けることにより、
搭載時の位置合わせに利用できる精度をもったものを容
易に形成できる。
なお、上記実施例では半導体パッケージ１に柱状の突起
部ｌ１を設けたものを示したが、第２図ａ及び第３図ａ
に示すように壁状の突起部１２や枠状の突起部１３を設
けても良い。その際、プリント基板２には、第２図ｂ及
び第３図ｂに示すように半導体パッケージ１の壁状や枠
状の突起部１２． １３に対応した窪み２２， ２３を
設ける。
部ｌ１を設けたものを示したが、第２図ａ及び第３図ａ
に示すように壁状の突起部１２や枠状の突起部１３を設
けても良い。その際、プリント基板２には、第２図ｂ及
び第３図ｂに示すように半導体パッケージ１の壁状や枠
状の突起部１２． １３に対応した窪み２２， ２３を
設ける。
また上記実施例では、プリント基板には、半導体パッケ
ージの突起部に対向する窪みが設けられたものを示しな
がく第１図ａ ， ｂ〜第３図ａ，ｂ ）、窪みの代わ
りに、貫通孔（スルーホール〉を設けてもよく、さらに
この貫通孔には、プリン１へ基板の両面配線のための導
体が施されていても良い。
ージの突起部に対向する窪みが設けられたものを示しな
がく第１図ａ ， ｂ〜第３図ａ，ｂ ）、窪みの代わ
りに、貫通孔（スルーホール〉を設けてもよく、さらに
この貫通孔には、プリン１へ基板の両面配線のための導
体が施されていても良い。
さらに上記実施例では、半導体パッケージ側に突起部を
設け、プリント基板側に窪みを設けたものを示したが、
プリント基板側に位置決め用の突起部を設け、半導体パ
ッケージ側に窪みを設けたものであっても良い。
設け、プリント基板側に窪みを設けたものを示したが、
プリント基板側に位置決め用の突起部を設け、半導体パ
ッケージ側に窪みを設けたものであっても良い。
以上のようにこの発明によれば、半導体パッケージ裏面
に突起部又は窪みを形成し、その半導体パッケーシが搭
載されるプリント基板に半導体パッケージの突起部又は
窪みと対応した窪み又は突起部を形成することにより、
半導体パッケージ搭載時の位置合わせが正確かつ容易に
なり、また、はんだリフロ一等の工程にお（つる搬送の
際の振動により半導体パッケージの位置ずれを防ぐ効果
がある９
に突起部又は窪みを形成し、その半導体パッケーシが搭
載されるプリント基板に半導体パッケージの突起部又は
窪みと対応した窪み又は突起部を形成することにより、
半導体パッケージ搭載時の位置合わせが正確かつ容易に
なり、また、はんだリフロ一等の工程にお（つる搬送の
際の振動により半導体パッケージの位置ずれを防ぐ効果
がある９
第１図ａはこの発明の一実施例による半導体パッケージ
を示す裏面図、第１図ｂは第１図ａの半導体バッケーシ
をプリン１〜基板に装着した状態を示す断面図、第２図
及び第３図はこの発明の他の実施例による半導体パッケ
ージ及びプリント基板を示すものであり、ａは裏面図、
ｂは断面図をそれぞれ示している。第４図は従来の半導
体パッケージの側面図、第５図は従来の半導体パッケー
ジをプリン１・基板に装着した状態を示す断面図である
。 図中、１は半導体パッケージ、２はプリント基板、３は
はんだペースト、１１， １２． １３は突起部、２１
，（７） ２２． ２３は窪みを示す。 なお、 図中同−符号は同一又は相当部分を示す。
を示す裏面図、第１図ｂは第１図ａの半導体バッケーシ
をプリン１〜基板に装着した状態を示す断面図、第２図
及び第３図はこの発明の他の実施例による半導体パッケ
ージ及びプリント基板を示すものであり、ａは裏面図、
ｂは断面図をそれぞれ示している。第４図は従来の半導
体パッケージの側面図、第５図は従来の半導体パッケー
ジをプリン１・基板に装着した状態を示す断面図である
。 図中、１は半導体パッケージ、２はプリント基板、３は
はんだペースト、１１， １２． １３は突起部、２１
，（７） ２２． ２３は窪みを示す。 なお、 図中同−符号は同一又は相当部分を示す。
Claims (2)
- （１）表面実装型の半導体パッケージにおいて、半導体
パッケージの装着基板に実装する側の面に、装着基板と
の位置決めのための突起部又は窪みを設けたことを特徴
とする半導体パッケージ。 - （２）半導体パッケージを装着する基板において、半導
体パッケージを実装する側の面に、半導体パッケージを
位置決めするための窪み又は突起部を設けたことを特徴
とする半導体パッケージの装着基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010791A JPH03215964A (ja) | 1990-01-20 | 1990-01-20 | 半導体パッケージ及びその装着基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010791A JPH03215964A (ja) | 1990-01-20 | 1990-01-20 | 半導体パッケージ及びその装着基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03215964A true JPH03215964A (ja) | 1991-09-20 |
Family
ID=11760166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010791A Pending JPH03215964A (ja) | 1990-01-20 | 1990-01-20 | 半導体パッケージ及びその装着基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03215964A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5635760A (en) * | 1993-07-01 | 1997-06-03 | Nec Corporation | Surface mount semiconductor device |
| US5670429A (en) * | 1993-06-30 | 1997-09-23 | Rohm Co. Ltd. | Process of conveying an encapsulated electronic component by engaging an integral resin projection |
-
1990
- 1990-01-20 JP JP2010791A patent/JPH03215964A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5670429A (en) * | 1993-06-30 | 1997-09-23 | Rohm Co. Ltd. | Process of conveying an encapsulated electronic component by engaging an integral resin projection |
| US5739054A (en) * | 1993-06-30 | 1998-04-14 | Rohm Co., Ltd. | Process for forming an encapsulated electronic component having an integral resin projection |
| US5760481A (en) * | 1993-06-30 | 1998-06-02 | Rohm Co., Ltd. | Encapsulated electronic component containing a holding member |
| US5635760A (en) * | 1993-07-01 | 1997-06-03 | Nec Corporation | Surface mount semiconductor device |
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