JPS61157950A - アドレスデ−タ発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、１つのデータ列について複数系統のメモリー
回路を用いてデータ処理を行うデータ処理システムに通
用されるアドレスデータ発生装置に関し、例えばデジタ
ル画像処理を行うためのフィールドメモリとラインメモ
リのデータ読み出し制御に用いられる。

〔従来の技術〕

一般に、ビデオ信号のデジタル画像処理では、デジタル
ビデオデータをフィールドメモリとラインメモリの２系
統のメモリ回路を介して演算処理手段に供給することに
より、各種の画像処理が行われており、所望の画像処理
を行おうとするときに上記２系統のメモリ回路の遅延特
性による各データの遅延量を調整する必要がある。

従来、上述の如き２系統のメモリ回路間の遅延量を調整
する方法としては、予め各メモリ回路の遅延量を計算し
て、それぞれのメモリ回路の読み出し信号を設計したり
、どちらか一方のアドレスデータの内容を変更を行う方
法が知られている。

〔発明が解決しようとする問題点〕

ところで、予め各メモリ回路の遅延量を計算して２系統
のメモリ回路間の遅延量を調整する従来の方法では、基
準信号に対する位相を考慮して、各メモリから読み出す
各データの基準信号に対する位相を考慮して、遅延量を
自由に調整することは不可能であった。

そこで、本発明は、上述の如き問題点に鑑み、基準信号
に対する位相を考慮して、各メモリから読み出す各デー
タの上記基準信号に対する遅延量を極めて簡単に調整す
ることを可能にした新規な構成のドレスデータ発生装置
を提供することを目的とする。

〔問題点を解決するための手段〕

本発明に係るアドレスデータ発生装置では、上述の問題
点を解決するために、第１図に原理的な構成を示すよう
に、基準信号によりリセットされアドレス発生用クロッ
クをカウントする基準カウンタ１と、入力デジタルデー
タが書き込まれる複数のメモリに対応して設けられたデ
ジタルスイッチ２．３と、上記各デジタルスイッチ２，
３に対応して設けられ上記デジタルスイッチ２．３にて
与えられるデジタルデータと上記基準カウンタｌのカウ
ントデータとをそれぞれ比較するデジタルデータ比較器
４，５と、上記各デジタルデータ比較器４．５に対応し
て設けられそれぞれ上記デジタルデータ比較器４．５の
出力によってリセットされアドレス発生用クロックをカ
ウントするられアドレスカウンタ６．７とを備えて成る
ことを特徴とする。

〔作用〕

本発明に係るアドレスデータ発生装置では、入力デジタ
ルデータが書き込まれる複数のメモリに与える各読み出
しアドレスデータを、デジタルスイッチにて与えられる
デジタルデータと上記基準カウンタのカウントデータと
のデータ比較出力によってリセットされる各アドレスカ
ウンタによって形成する。

〔実施例〕

以下、本発明に係るアドレスデータ発生装置の一実施例
について、図面に従い詳細に説明する。

第２図のブロック図に示す実施例は、フィールドメモリ
とラインメモリの２系統のメモリ回路を用いてビデオ信
号のデジタル画像処理を行ない画像処理済のビデオ信号
を陰極線管（以下、単にモニターＣＲＴという。）にて
モニターするようにしたビデオ信号処理装置に本発明を
通用したものである。

この実施例において、入力端子ｌＯに供給されるビデオ
信号は、ビデオ信号処理回路１１により赤信号（Ｒ）、
緑信号（Ｇ）、青信号（Ｂ）に分けられ、それぞれアナ
ログ・デジタル（Ａ／Ｄ　）変換器１２，１３．１４に
入力される。上記各Ａ／Ｄ変換器１２，１３．１４は、
上記赤信号（Ｒ）、緑信号（Ｇ）、青信号（Ｂ）につい
て、基準信号発生器２１から供給される基準クロックに
従ってＡ／Ｄ変換動作を行う。

上記各Ａ／Ｄ変換器１２，１３．１４にて得られるデジ
タル化した赤信号データ（Ｄｒ）、緑信号データ（Ｄｇ
）、青信号データ（Ｄｂ）は、それぞれ各フィールドメ
モリ１５，１６．１７と各ラインメモリ１８，１９．２
０を介してデジタル画像処理部２４に供給されている。

なお、上記各ラインメモリ１８，１９．２０は、それぞ
れ１ラインすなわちｌ水平走査期間（ＩＨ）分のデータ
の記憶容量を「するＩＨメモリを２個用いた構成となっ
ている。

上記各フィールドメモリ１５．１６．１７および上記各
ラインメモリ１Ｂ、１９．２０は、本発明に係るアドレ
スデータ発生装置２２によってデータの読み出し制御が
なされており、上記アドレスデータ発生装置２２から供
給される各読み出しアドレスデータに従って、上記各フ
ィールドメモリ１５．１６．１７から読み出されるそれ
ぞれ１フイ一ルド分の各データ（Ｄｒ）、（Ｄｇ）、（
Ｄｂ）　と、上記各ラインメモリ１８，１９．２０から
読み出される１５４７分の各データ（Ｄｒ）。

（Ｄｇ）、（Ｄｂ）がデジタル画像処理部２４゜２５．
２６に供給され、るようになっている。

この実施例において、上記デジタル画像処理部２４．２
５．２６は、ライン補間制御回路２３により制御され、
上記各フィールドメモリ１５，１６．１７から供給され
るｌフィールド遅れの各データ各データ（Ｄｒ）、（Ｄ
ｇ）、（Ｄｂ）　と上記各ラインメモリ１Ｂ、１９．２
０から供給され　゛る１フィールド遅れの各データ（Ｄ
ｒ）、（Ｄｇ）、（Ｄｂ）とを加算して、所謂ライン補
間処理を行うようになっている。

上記デジタル画像処理部２４，２５．２６によって処理
された各データ（Ｄｒ）、（Ｄｇ）、（Ｄｂ）は、それ
ぞれエンハンサ２７．２８．２９を介してデジタル・ア
ナログ（Ｄ／Ａ　）変換器３０．３１．３２に供給され
て、このＤ／Ａ変換器３０．３１．３２によりアナログ
信号に戻されて、モニターＣＲＴ３３に供給されている
。

この実施例において、上述の各フィールドメモリ１５．
１６．１７と各ラインメモリ１８，１９゜２０に対する
データの読み出し制御を行うアドレスデータ発生装置２
２は、第３図のブロック図に示すような構成となってお
り、上述の基準信号発生５２１からアト°レス発生用り
ロックＣＬＫ、基準の水平同期信号ＨＤおよび垂直同期
信号ＶＤが第１ないし第３の入力端子４０，４１．４２
に供給されている。

このアドレスデータ発生装置２２は、上記第２および第
３の入力端子４１．４２に供給される上記基準の水平同
期信号ＨＤおよび垂直同期信号ＶＤに基づいてリセット
パルス形成回路４３にて形成されるリセットパルスＲｐ
によってＩＨ毎にリセットされ上記第１の入力端子４０
に供給されるアドレス発生用クロックＣＬＫをカウント
する８ビツトの基準カウンタ４４を備えており、この基
準カウンタ４４にて得られる８ビツトのカウントデータ
が第１ないし第６のデータ比較器５１．５２．５３，５
４．５５．５６に供給されている。

上記各データ比較器５１，５２，５３，５４，５５．５
６には、それぞれ対応する第１ないし第６のデジタルス
イッチ４５，４６．４７．４Ｂ、４９．５０によって設
定される各設定データが供給されている。

また、このアドレスデータ発生装置２２は、上記第３の
入力端子４２に供給される上記基準の垂直同期信号ＶＤ
によりリセットされ上記第２の入力端子４１に供給され
る上記基準の水平同期信号ＨＤをカウントするカウンタ
６０と、上記第１の入力端子４０に供給されるアドレス
発生用クロックＣＬＫをカウントする３個のカウンタ６
１，６２．６３を備えている。上記カウンタ６０は上記
基準の水平同期信号ＨＤをカウントして上述のフィール
ドメモリ１５，１６．１７のコラムアドレスデータを発
生し、また上記カウンタ６１は上記アドレス発生用クロ
ックＣＬＫのカウント動作を行うことにより上記フィー
ルドメモリ１５，１６゜１７のロウアドレスデータを発
生する。さらに、上記カウンタ６２，６３は、それぞれ
上記アドレス発生用クロックＣＬＫのカウント動作を行
うことにより上述のラインメモリ１８，１９．２０の各
２（１！のＩＨメモリの各読み出しアドレスデータを発
生する。

上記ロウアドレスデータ発生用の上記カウンタ６１は、
上記第１および第２のデータ比較器５１゜５２の各比較
出力にてトリガーされる第１のフリップフロップ５７の
出力パルスＱがクリヤ一端子に供給されており、上記第
１のフリップフロップ５７の出力パルスＱがハイレヘル
のときに上記上記アドレス発生用クロックＣＬＫのカウ
ント動作を行うようになっている。

ここで、上記第１および第２のデータ比較器５１．５２
は、上記基準カウンタ４４のカウントデータと上記第１
および第２のデジタルスイッチ４５．４６にて与えれる
各設定データとを比較して、それぞれ一致パルスを上記
第１のフリップフロップ５７に供給している。そして、
上記第１のフリップフロップ５７は、上記第１のデータ
比較器５１から供給される割数パルスによってトリガー
されると、その出力パルスＱがハイレヘルになり、また
上記第２のデータ比較器５２から供給される割数パルス
によってトリガーされると、その出力パルスＱがローレ
ベルになる。すなわち、第１のフリップフロップ５７は
、上記基準カウンタ４４がリセットされるタイミングと
上記第１および第２のデジタルスイッチ４５．４６にて
与えられる各設定データによって、トリガーされるタイ
ミングが決定される。

上記第１のフリップフロップ５７の出力パルスＱがハイ
レベルのときに上記アドレス発生用クロックＣＬ’にの
カウント動作を行う上記カウンタ６１は、上記基準カウ
ンタ４４のリセットパルスＲｐに対して、上記第１のデ
ジタルスイッチ４５の設定値に対応する時間だけ遅れて
カウントを開始し、上記第２のデジタルスイッチ４６の
設定値に対応する時間までカウントを続ける。従って、
上記フィールドメモリ１５，１６．１７のロウアドレス
データの発生開始時点と停止時点とを、上記第１および
第２のデジタルスイッチ４５．４６の各設定値を変更す
ることにより、上記リセットパルスＲｐを基準として、
任意に変化させることができる。

また、上述のラインメモリ１８，１９．２０の各２個の
ＩＨメモリの各読み出しアドレスデータを発生する上記
各カウンタ６２．６３は、それぞれ第２、第３のフリッ
プフロップ５８．５９の各出力パルスＱがクリヤ一端子
に供給されており、上述のロウアドレスデータ発生用の
上記カウンタ６１と同様に、上記各デジタ／ｌ＜スイッ
チ４７．４８．４９．５０の各設定値を変更することに
より、上記リセットパルスＲ１）を基準として、各アド
レスデータの発生タイミングを任意に変化させることが
できる。

すなわち、この実施例では、上記フィールドメモリ１５
，１６．１７と上記ラインメモリ１８゜１９．２０を介
して上記デジタル画像処理部２４に供給する各データ（
Ｄｒ）、（Ｄｇ）、（Ｄｂ）の基準信号に対する遅れ時
間量をモニターＣＲＴ３３上の画像を見ながら極めて簡
単に調整することができる。

〔発明の効果〕

上述の実施例の説明から明らかなように本発明に係るア
ドレスデータ発生装置では、入力デジタルデータが書き
込まれる複数のメモリに与える各読み出しアドレスデー
タを、デジタルスイッチにて与えられるデジタルデータ
と上記基準カウンタのカウントデータとのデータ比較出
力によってリセットされる各アドレスカウンタによって
形成するので、上記デジタルスイッチにてデジタルデー
タ比較器に与えるデジタルデータを任意の値に可変設定
することにより基準信号に対する位相を考慮して、各メ
モリから読み出す各データの基準信号に対する遅延量を
任意に且つ極めて簡単に操作にて可変国整することがで
き、所期の目的を十分に達成することができる。

【図面の簡単な説明】

第１図は本発明に係るアドレスデータ発生装置の基本的
な構成を示すブロック図であり、第２図はフィールドメ
モリとラインメモリの２系統のメモリ回路を用いてビデ
オ信号のデジタル画像処理を行ない画像処理済のビデオ
信号を陰極線管にてモニターするようにしたビデオ信号
処理装置に本発明を通用した一実施例を示すブロック図
であり、第３図は上記実施例におけるアドレスデータ発
生装置の具体的な構成を示すブロック図である。 １．４４・・・基準カウンタ ２．３，４５．４６．４７．４Ｂ、４９．５０・・・デ
ジタルスイッチ ４、、．５，５１，５２，５３，５４，５５．５６・・
・デジタルデータ比較器

Claims (1)

【特許請求の範囲】
1. 基準信号によりリセットされアドレス発生用クロックを
   カウントする基準カウンタと、入力デジタルデータが書
   き込まれる複数のメモリに対応して設けられたデジタル
   スイッチと、上記各デジタルスイッチに対応して設けら
   れ上記デジタルスイッチにて与えられるデジタルデータ
   と上記基準カウンタのカウントデータとをそれぞれ比較
   するデジタルデータ比較器と、上記各デジタルデータ比
   較器に対応して設けられそれぞれ上記デジタルデータ比
   較器の出力によってリセットされアドレス発生用クロッ
   クをカウントするられアドレスカウンタとを備え、上記
   入力デジタルデータが書き込まれる複数のメモリに与え
   る各読み出しアドレスデータを上記各アドレスカウンタ
   にて形成することを特徴とするアドレスデータ発生装置
   。