JPS61154303A - バイアス回路 - Google Patents
バイアス回路Info
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- JPS61154303A JPS61154303A JP59273685A JP27368584A JPS61154303A JP S61154303 A JPS61154303 A JP S61154303A JP 59273685 A JP59273685 A JP 59273685A JP 27368584 A JP27368584 A JP 27368584A JP S61154303 A JPS61154303 A JP S61154303A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はトランジスタのバイアス回路に関する。
従来、出力電流が電源電圧に依存しないパイアス回路の
一例として、第８図に示すバイアス回路（８０）が知ら
れている（ ＪＯＨＮ ＷＩＬＩＪＹ ＆ ８ＯＮ８発
行、ＰＡＵＬ Ｒ、ＧＲＡＹ、ＲＯＢＥＲＴ Ｇ、■Ｙ
ＦｉＲ著ｒＡＮＡＬＹ８Ｉ８ＡＮＤ ＤＥ８ＩＧＮ Ｏ
Ｆ ＡＮＡＬＯＧ ＩＮＴＢＧＲＡＴＢＤ ＣＩ靭ＩＴ
８Ｊ 。
一例として、第８図に示すバイアス回路（８０）が知ら
れている（ ＪＯＨＮ ＷＩＬＩＪＹ ＆ ８ＯＮ８発
行、ＰＡＵＬ Ｒ、ＧＲＡＹ、ＲＯＢＥＲＴ Ｇ、■Ｙ
ＦｉＲ著ｒＡＮＡＬＹ８Ｉ８ＡＮＤ ＤＥ８ＩＧＮ Ｏ
Ｆ ＡＮＡＬＯＧ ＩＮＴＢＧＲＡＴＢＤ ＣＩ靭ＩＴ
８Ｊ 。
Ｐ、２４６〜ｐ、２４７参照）ッバイアス回路（８０）
１１、ＮＰＮ）ランジスタＱｌ、Ｑ２、ＰＮＰ ）ラ
ンジスタＱ３゜Ｑ４を有している。、ダイオード接続さ
れたトランジスタＱｌの、エミッタは接地されており、
そのベースはトランジスタＱ２のベースに接続している
っトランジスタＱ２のエミッタ面積はトランジスタＱｌ
のｎ倍であり、そのエミッタは抵抗Ｒ１を介して接地さ
れている。また、ＰＮＰ）ランジスタＱ３．Ｑ４のコレ
クタは共に電源電圧ｖｃｃに接地されている。トランジ
スタＱ４はダイオード接続されており、そのベースはト
ランジスタｑのベースに接続する。こうしてトランジス
タＱ３．Ｑ４により構成されたカレントミラー回路の入
力、すなわちトランジスタＱ４のコレクタはトランジス
タＱ２のコレクタに接続され、上記カレントミラー回路
の出力、すなわちトランジスタｑのコレクタはトランジ
スタＱ１のコレクタに接続している。このように構成さ
れるバイアス回路（８Ｑ）の出力は、第８図（ａ）に示
すようにベースが前記トランジスタＱｌのベースに接続
され。
１１、ＮＰＮ）ランジスタＱｌ、Ｑ２、ＰＮＰ ）ラ
ンジスタＱ３゜Ｑ４を有している。、ダイオード接続さ
れたトランジスタＱｌの、エミッタは接地されており、
そのベースはトランジスタＱ２のベースに接続している
っトランジスタＱ２のエミッタ面積はトランジスタＱｌ
のｎ倍であり、そのエミッタは抵抗Ｒ１を介して接地さ
れている。また、ＰＮＰ）ランジスタＱ３．Ｑ４のコレ
クタは共に電源電圧ｖｃｃに接地されている。トランジ
スタＱ４はダイオード接続されており、そのベースはト
ランジスタｑのベースに接続する。こうしてトランジス
タＱ３．Ｑ４により構成されたカレントミラー回路の入
力、すなわちトランジスタＱ４のコレクタはトランジス
タＱ２のコレクタに接続され、上記カレントミラー回路
の出力、すなわちトランジスタｑのコレクタはトランジ
スタＱ１のコレクタに接続している。このように構成さ
れるバイアス回路（８Ｑ）の出力は、第８図（ａ）に示
すようにベースが前記トランジスタＱｌのベースに接続
され。
エミッタが接地されてなるＮＰＮ出力トランジスタＱａ
を介してそのコレクタより導き出すか、第８図（ｂ）に
示すようにベースがトランジスタＱ４のべ一より導き出
される。
を介してそのコレクタより導き出すか、第８図（ｂ）に
示すようにベースがトランジスタＱ４のべ一より導き出
される。
上記バイアス回路（堕）の出力電流Ｉｏｕ ｔは以下の
ように求められる。トランジスタのペース電流はコレク
タ電流に比して十分小さいとし、これを無視すると、ト
ランジスタＱ３ 、Ｑ４で構成するカレントミラー回路
によシ、トランジスタＱ１〜Ｑ４のエミッタ電流は全て
等しくなっている。また第８図Ｑ４とがそれぞれカレン
トミラー回路を構成しているため、結局全トランジスタ
を流れる電流は出力電流ｊｏｕｔに等しい。よって、ト
ランジスタＱｌ、Ｑ２に流れる電流に注目すると、次式
が成立する。
ように求められる。トランジスタのペース電流はコレク
タ電流に比して十分小さいとし、これを無視すると、ト
ランジスタＱ３ 、Ｑ４で構成するカレントミラー回路
によシ、トランジスタＱ１〜Ｑ４のエミッタ電流は全て
等しくなっている。また第８図Ｑ４とがそれぞれカレン
トミラー回路を構成しているため、結局全トランジスタ
を流れる電流は出力電流ｊｏｕｔに等しい。よって、ト
ランジスタＱｌ、Ｑ２に流れる電流に注目すると、次式
が成立する。
マン定数、Ｔ：絶対温度、Ｉｓ ： ）ランジスタＱ１
の逆方向飽和電流である。
の逆方向飽和電流である。
となる。
このように従来のバイアス回路（８０）は、その出力電
流値とは独立して設定できないという欠点を有していた
。
流値とは独立して設定できないという欠点を有していた
。
本発明は上記従来の問題点に鑑み成されたものであり、
出力であるバイアス電圧が電源電圧に依存せず、かつそ
の温度係数をバイアス電圧値とは独立して設定すること
ができるバイアス回路を提供することを目的とする。
出力であるバイアス電圧が電源電圧に依存せず、かつそ
の温度係数をバイアス電圧値とは独立して設定すること
ができるバイアス回路を提供することを目的とする。
本発明は従来のバイアス回路（凹）の電流経路中に、第
９図ｃＡ）〜０に示す如く抵抗ＦＬ２を挿入することを
基本とする。抵抗Ｒ２の挿入位置はトランジスタＱｌ、
Ｑ３のコレクタ間もしくはトランジスタＱ２゜Ｑ４のコ
レクタ間またはトランジスタＱ１のエミッタと基準電位
（接地趨）間もしくはトランジスタＱ４のエミッタと基
準電位（電源）間である。このとき、第９図＾、（Ｑ、
（［）においては抵抗Ｒ２の両端にしたがって、第９図
（ト）における出力電圧Ｖ。ｕ ｔＮｓすなわちトラン
ジスタ印のコレクター接地間電圧並びに同図（Ｑ、０に
おける出力電圧ｖｏｕｔｐ、すなわちトランジスタＱ２
のコレクターＭＬ源Ｖｃｃ間電圧は共に等しく、 Ｖｏｕｔ ＝ Ｖ ｏｕｔＮ ＝Ｖｏｕｔｐ ＝ＶＢＩ
ｌ ＋ Ｂ、 Ｖ７Ｊ、Ｉｎ ・・・（ｔ）となる。ま
た、第９図（ハ）における出力電圧ＶＯｕｔ（＝Ｖｏｕ
ｔＮ）は・ ｖｏｕｔ＝ｖＯｕｔＮ＝ｖＢＩｌｔ＋ｘｖＴｌｎｎ
・（５）となる。
９図ｃＡ）〜０に示す如く抵抗ＦＬ２を挿入することを
基本とする。抵抗Ｒ２の挿入位置はトランジスタＱｌ、
Ｑ３のコレクタ間もしくはトランジスタＱ２゜Ｑ４のコ
レクタ間またはトランジスタＱ１のエミッタと基準電位
（接地趨）間もしくはトランジスタＱ４のエミッタと基
準電位（電源）間である。このとき、第９図＾、（Ｑ、
（［）においては抵抗Ｒ２の両端にしたがって、第９図
（ト）における出力電圧Ｖ。ｕ ｔＮｓすなわちトラン
ジスタ印のコレクター接地間電圧並びに同図（Ｑ、０に
おける出力電圧ｖｏｕｔｐ、すなわちトランジスタＱ２
のコレクターＭＬ源Ｖｃｃ間電圧は共に等しく、 Ｖｏｕｔ ＝ Ｖ ｏｕｔＮ ＝Ｖｏｕｔｐ ＝ＶＢＩ
ｌ ＋ Ｂ、 Ｖ７Ｊ、Ｉｎ ・・・（ｔ）となる。ま
た、第９図（ハ）における出力電圧ＶＯｕｔ（＝Ｖｏｕ
ｔＮ）は・ ｖｏｕｔ＝ｖＯｕｔＮ＝ｖＢＩｌｔ＋ｘｖＴｌｎｎ
・（５）となる。
上述の如〈従来のバイアス回路（８０）に抵抗Ｒ１２を
挿入することで、バイアス電圧Ｖｏｕｔに（４） 、
（５）式にるが、上記（４）、（５）式ではいずれもト
ランジスタのベース・エミッタ電圧ｖＢＩｌの係数が１
個に固定されているため、出力電圧値の設定のために操
作できる係数はｖＴの項の係数のみであり、依然として
出力電圧Ｖ。ｕｔとその温度係数を各々独立して設定す
ることができない。
挿入することで、バイアス電圧Ｖｏｕｔに（４） 、
（５）式にるが、上記（４）、（５）式ではいずれもト
ランジスタのベース・エミッタ電圧ｖＢＩｌの係数が１
個に固定されているため、出力電圧値の設定のために操
作できる係数はｖＴの項の係数のみであり、依然として
出力電圧Ｖ。ｕｔとその温度係数を各々独立して設定す
ることができない。
そこで本発明では、出力電圧Ｖ。ｕｔにＫｖＢＢ（Ｋは
任意の定数）を加算できるように第９図に示したバイア
ス回路中にＶＢＩの逓倍回路（１（Ｉを挿入するもので
ある。この逓倍回路的の挿入位置は抵抗几２が挿入され
た側のトランジスタのコレクタ間、もしくは同じく抵抗
Ｒ２が挿入された側：のダイオード接続トランジスタの
コレクタ・ベース間のいずれか２通りである。結局、本
発明に係るバイアス回路としては、第９図に示したバイ
アス回路を元に第１図、第２図に示す８種類のバイアス
回路が考えられる。
任意の定数）を加算できるように第９図に示したバイア
ス回路中にＶＢＩの逓倍回路（１（Ｉを挿入するもので
ある。この逓倍回路的の挿入位置は抵抗几２が挿入され
た側のトランジスタのコレクタ間、もしくは同じく抵抗
Ｒ２が挿入された側：のダイオード接続トランジスタの
コレクタ・ベース間のいずれか２通りである。結局、本
発明に係るバイアス回路としては、第９図に示したバイ
アス回路を元に第１図、第２図に示す８種類のバイアス
回路が考えられる。
第１図（Ａ−１） 、 （Ａ−２）のバイアス回路の出
力電圧ＶＯｕｔＮ、及び第２図に示したバイアス回路の
出となり、第１図（Ｂ−１） 、 ＣＢ−２）のバイア
ス回路の出力電圧Ｖｏ１３ｔ （＝ｖｏｕｔＮ）は、Ｖ
ｏｕｔ＝Ｖ□ｇｌＨ＝（柩）ＶＢＢ＋ ””
ＶＴｌ ｎｎ −＝（７ン１−Ｒ２ となるｏ （６） 、 （７）弐において７７項の係数
を便宜上人に置き換え、出力電圧Ｖ。ｕｔの温度ドリフ
トを求めとなる。従って、本発明に係るバイアス回路は
２フ 決めることができる。
力電圧ＶＯｕｔＮ、及び第２図に示したバイアス回路の
出となり、第１図（Ｂ−１） 、 ＣＢ−２）のバイア
ス回路の出力電圧Ｖｏ１３ｔ （＝ｖｏｕｔＮ）は、Ｖ
ｏｕｔ＝Ｖ□ｇｌＨ＝（柩）ＶＢＢ＋ ””
ＶＴｌ ｎｎ −＝（７ン１−Ｒ２ となるｏ （６） 、 （７）弐において７７項の係数
を便宜上人に置き換え、出力電圧Ｖ。ｕｔの温度ドリフ
トを求めとなる。従って、本発明に係るバイアス回路は
２フ 決めることができる。
以下、第３図乃至第７図を用輪て本発明に係るバイアス
回路の具体的回路例を説明する。なお。
回路の具体的回路例を説明する。なお。
第３図（ａ−１）に示すバイアス回路は第１図（Ａ−１
’）の具体的回路例であり、以下第３図（ａ−２−１）
。
’）の具体的回路例であり、以下第３図（ａ−２−１）
。
（ａ−２−２＞は第１図（Ａ−２）、第３図（ｂ−１）
は第１図（Ｂ−１）、第４図、第５図に示す（ｂ−２−
１）〜（ｂ−２−６）は第１図（Ｂ−２） 、第６図（
Ｃ−１）は第２図（Ｃ−１）、第６図（ｃ−２−１）
、 （ｃ −２−２）は第２図（Ｃ−２）第６図（ｄ−
１）はＷＪ２図（Ｄ−１）、第７図（ｄ−２）は第２図
ＣＤ−２＞のそれぞれ具体的回路例である。また以下の
説明に際してはトランジスタのベース・エミッタ間電圧
ＶＢＥは温度のみの関数であり、コレクタ電流には依存
しないと考え、トランジスタのベース電流はコレクタ電
流に比して十分小さいとしてこれを無視して考える。
は第１図（Ｂ−１）、第４図、第５図に示す（ｂ−２−
１）〜（ｂ−２−６）は第１図（Ｂ−２） 、第６図（
Ｃ−１）は第２図（Ｃ−１）、第６図（ｃ−２−１）
、 （ｃ −２−２）は第２図（Ｃ−２）第６図（ｄ−
１）はＷＪ２図（Ｄ−１）、第７図（ｄ−２）は第２図
ＣＤ−２＞のそれぞれ具体的回路例である。また以下の
説明に際してはトランジスタのベース・エミッタ間電圧
ＶＢＥは温度のみの関数であり、コレクタ電流には依存
しないと考え、トランジスタのベース電流はコレクタ電
流に比して十分小さいとしてこれを無視して考える。
ます、第３図（ａ−１）のバイアス回路の説明から始め
る。この例ではＶＢＢの逓倍回路的はＮＰＮトランジス
タＱ５ 、抵抗Ｒ３，Ｒ４によシ構成されており、トラ
ンジスタＱ５のコレクタ・ベース間およびエミッタ・ベ
ース間にそれぞれ抵抗Ｒａ 、Ｒ４が接続されている。
る。この例ではＶＢＢの逓倍回路的はＮＰＮトランジス
タＱ５ 、抵抗Ｒ３，Ｒ４によシ構成されており、トラ
ンジスタＱ５のコレクタ・ベース間およびエミッタ・ベ
ース間にそれぞれ抵抗Ｒａ 、Ｒ４が接続されている。
よ・て抵抗Ｒ３，Ｒ４の両端電圧”ｋＢＩは、ＶｋＢＩ
ｌ”（１＋ ）ＶＢＩ 、・・−（９）の電圧が
発生する。したがって、出力電圧ＶＯｕｔは前出の（４
）式の値に上記ｖｋＢＩを加算し九ものとなシＲｒｓ
Ｒ２ Ｖｏｕｉ ＝＝ （１＋ 石）ＶＢＢ ＋ ＶＢＢ ＋
Ｒ，ｔ ｖＴｚ、ｎとなる。このように第３図（ａ−
１）のバイアス回路の出力電圧Ｖ。Ｕ【は（６）式と同
形となシ、２つの変温３図（ｂ−１’）のバイアス回路
は、（ａ−１）と同じ逓倍回路を用いることにより、そ
の出力電圧ＶＯｕｔＲ３Ｒ２ は 、 ｖｏＬＩｔ＝（２＋Ｔ４）ｖＢＥ十几、−
Ｒ２ｖＴｌｎｎ ・・・αｖを各々独立して設定できろ
う また、第６図（Ｃ−１）、（ｄ−１）は逓倍回路を構成
するトランジスタ価としてＰＮＰ ）ランジスタを用い
ておシ、第６図（Ｃ−１）における出力電圧はＲ１式と
同一であり、第６図（ｄ−１）における出力電圧は０９
式と同一となる、 次に第３図（ａ−２−１）のバイアス回路について説明
スル。このバイアス回路においては抵抗Ｒ２に流れる電
流を全てトランジスタＱｌのコレクタ電流とするため、
トランジスタＱ５、抵抗Ｒ３，Ｒ４からなる逓倍回路に
トランジスタＱ６、抵抗ＢＳを用いて別系統のバイアス
電流を供給している。この例における出力電圧Ｖｏｕｔ
は、 （ａ−１）の例に比ベトランジスタＱ６のＶＢＩ
が加算され、 ８３ Ｒ２ Ｖｏｕｔ ＝ （３＋ ） ＶＢＢ ＋ 、、 Ｖ−
１１゜ｎ ・・−α２となる。
ｌ”（１＋ ）ＶＢＩ 、・・−（９）の電圧が
発生する。したがって、出力電圧ＶＯｕｔは前出の（４
）式の値に上記ｖｋＢＩを加算し九ものとなシＲｒｓ
Ｒ２ Ｖｏｕｉ ＝＝ （１＋ 石）ＶＢＢ ＋ ＶＢＢ ＋
Ｒ，ｔ ｖＴｚ、ｎとなる。このように第３図（ａ−
１）のバイアス回路の出力電圧Ｖ。Ｕ【は（６）式と同
形となシ、２つの変温３図（ｂ−１’）のバイアス回路
は、（ａ−１）と同じ逓倍回路を用いることにより、そ
の出力電圧ＶＯｕｔＲ３Ｒ２ は 、 ｖｏＬＩｔ＝（２＋Ｔ４）ｖＢＥ十几、−
Ｒ２ｖＴｌｎｎ ・・・αｖを各々独立して設定できろ
う また、第６図（Ｃ−１）、（ｄ−１）は逓倍回路を構成
するトランジスタ価としてＰＮＰ ）ランジスタを用い
ておシ、第６図（Ｃ−１）における出力電圧はＲ１式と
同一であり、第６図（ｄ−１）における出力電圧は０９
式と同一となる、 次に第３図（ａ−２−１）のバイアス回路について説明
スル。このバイアス回路においては抵抗Ｒ２に流れる電
流を全てトランジスタＱｌのコレクタ電流とするため、
トランジスタＱ５、抵抗Ｒ３，Ｒ４からなる逓倍回路に
トランジスタＱ６、抵抗ＢＳを用いて別系統のバイアス
電流を供給している。この例における出力電圧Ｖｏｕｔ
は、 （ａ−１）の例に比ベトランジスタＱ６のＶＢＩ
が加算され、 ８３ Ｒ２ Ｖｏｕｔ ＝ （３＋ ） ＶＢＢ ＋ 、、 Ｖ−
１１゜ｎ ・・−α２となる。
第６図（ｃ−２−１）に示すバイアス回路は、上述の第
３図（ａ−２−１’）のバイアス回路に対応するもので
、出力電圧は同じく（１２式で与えられる。
３図（ａ−２−１’）のバイアス回路に対応するもので
、出力電圧は同じく（１２式で与えられる。
第３図（ａ−２−２）のバイアス回路は、（ａ−２−１
）のバイアス回路と殆んど同原理であるが、逓倍回路を
構成していたトランジスタＱ５ 、 Ｒ４の機能をトラ
ンジスタＱｌ 、抵抗Ｒｓの機能に含ませたものである
。
）のバイアス回路と殆んど同原理であるが、逓倍回路を
構成していたトランジスタＱ５ 、 Ｒ４の機能をトラ
ンジスタＱｌ 、抵抗Ｒｓの機能に含ませたものである
。
第６図（ｃ−２−２）も同様の考えに基づき構成されて
おり、両バイアス回路のバイアス電圧は共に等しく、 となる。
おり、両バイアス回路のバイアス電圧は共に等しく、 となる。
第４図（ｂ−２−１）のバイアス回路もトランジスタ価
、抵抗Ｒａ 、 Ｒ４よシなる逓倍回路にトランジスタ
Ｑ５ 、抵抗Ｒｓよシバイアスミ流を供給している。
、抵抗Ｒａ 、 Ｒ４よシなる逓倍回路にトランジスタ
Ｑ５ 、抵抗Ｒｓよシバイアスミ流を供給している。
ただし、トランジスタＱｌ、Ｑ２．Ｑ５のベースヲ共通
としている点が第３図（ａ−２−１）と異なる。このと
きのバイアス電圧ｖｏｕ ｔ １は（１１１式に示した
ものと等しくなる。
としている点が第３図（ａ−２−１）と異なる。このと
きのバイアス電圧ｖｏｕ ｔ １は（１１１式に示した
ものと等しくなる。
また第７図（ｄ−２）のバイアス回路は上述の第４図（
ｂ−２−１）のバイアス回路に対応するもので、出力電
圧は同じく任υ式で与えられる０第４図（ｂ−２−２’
）のバイアス回路は、同図（ｂ−２−１）のバイアス回
路におけるトランジスタ価、抵抗Ｒ５の機能をトランジ
スタＱ１、抵抗Ｒ２の機能と兼ねさせたものであり、バ
イアス電圧Ｖｏｕｔｌは、Ｒ２＋Ｒ３Ｒ２ ｖｏｕＨ＝ （２＋ ） ＶＢＢ ＋ Ｒｔ Ｂ
、 ＶＴｌｎｎ （１４となる。
ｂ−２−１）のバイアス回路に対応するもので、出力電
圧は同じく任υ式で与えられる０第４図（ｂ−２−２’
）のバイアス回路は、同図（ｂ−２−１）のバイアス回
路におけるトランジスタ価、抵抗Ｒ５の機能をトランジ
スタＱ１、抵抗Ｒ２の機能と兼ねさせたものであり、バ
イアス電圧Ｖｏｕｔｌは、Ｒ２＋Ｒ３Ｒ２ ｖｏｕＨ＝ （２＋ ） ＶＢＢ ＋ Ｒｔ Ｂ
、 ＶＴｌｎｎ （１４となる。
次に第４図（ｂ−２−３）及び（ｂ−２−４）のバイア
ス回路は、各々同図（ｂ−２−１）及び（ｂ−２−２）
のバイアス回路における抵抗Ｒ１の一端を抵抗Ｒ２を介
して接地した構成としたものである。このときの（ｂ−
２−３）のバイアス電圧は。
ス回路は、各々同図（ｂ−２−１）及び（ｂ−２−２）
のバイアス回路における抵抗Ｒ１の一端を抵抗Ｒ２を介
して接地した構成としたものである。このときの（ｂ−
２−３）のバイアス電圧は。
となり、（ｂ−２−４）のバイアス電圧は、となる。
第５図（ｂ−２−５）はトランジスタＱ５、抵抗几３゜
Ｒ４からなる逓倍回路とエミッタフォロアの出力トラン
ジスタＱ６を単純に組み合せた例であり、出力電圧は、 となる。
Ｒ４からなる逓倍回路とエミッタフォロアの出力トラン
ジスタＱ６を単純に組み合せた例であり、出力電圧は、 となる。
第５図（ｂ−２−６）は、上述の（ｂ−２−５）におい
て逓倍回路としてｍ個のダイオードを直列接続したもの
を用いた例であり、出力電圧は、 ｖｏｕｔｌ ＝ （２＋ｍ ）ＶＢＩ ＋ ｖＶｖＴ−
Ｊ、ｎ ＋＋・ｕとなる。
て逓倍回路としてｍ個のダイオードを直列接続したもの
を用いた例であり、出力電圧は、 ｖｏｕｔｌ ＝ （２＋ｍ ）ＶＢＩ ＋ ｖＶｖＴ−
Ｊ、ｎ ＋＋・ｕとなる。
以上、第４図、第５図、第７図に示したバイアス回路は
いずれもその出力をトランジスタＱ６のエミッタから取
り出すことができ、そのときの出力電圧Ｖｏｕｔ２は各
バイアス回路におけるｖｏｕ ｔ ｔよりｖＢＢを減じ
た値、すなわち Ｙｏｕ １２ ” ｖｏｕｔ −ｖＢＢ ”’
（１’１となる。また、このとき出力はトランジス
タＱ６のエミッタフォロアを介して取り出すため、非常
に出力インピーダンスが低いという特徴を有する。
いずれもその出力をトランジスタＱ６のエミッタから取
り出すことができ、そのときの出力電圧Ｖｏｕｔ２は各
バイアス回路におけるｖｏｕ ｔ ｔよりｖＢＢを減じ
た値、すなわち Ｙｏｕ １２ ” ｖｏｕｔ −ｖＢＢ ”’
（１’１となる。また、このとき出力はトランジス
タＱ６のエミッタフォロアを介して取り出すため、非常
に出力インピーダンスが低いという特徴を有する。
以上、本発明によれば、出力するバイアス電圧とその温
度係数をそれぞれ独立に設定することができ、しかも電
源電圧に依存しないバイアス回路を提供することができ
る。
度係数をそれぞれ独立に設定することができ、しかも電
源電圧に依存しないバイアス回路を提供することができ
る。
第１図、第２図は本発明のバイアス回路の基本構成を示
す回路構成図、第３図乃至第７図は上記基本構成に基づ
く本発明のバイアス回路の具体的回路構成図、第８図は
従来のバイアス回路の構成図、第９図は本発明のバイア
ス回路の原理を説明するための回路構成図。 Ｑｌ 、Ｑ２ 、Ｑ３ 、Ｑ４ ・・・トランジスタ
、Ｒ１，Ｒ１２・・・抵 抗、 Ｖｃｃ・・・電源電圧、 ＧＮＤ 出接地端、 世” ｖＢＢ逓倍回路。 茅 １ 口 第 ２図 ′＄３ 図 （α−ｔ） ｌ−／）（α−２
−１） （（１−２−；りＴｓ 図 （１％−２−６） 、ｙｇａ ＣＣ−７） Ｃ（Ｌ−１）
ＣＣ−２−１） （Ｃ−２−２
）第 ８ 回 χ ｑ （Ａ） ＜Ｃ） 口 ＣＢ） ＣＤ）
す回路構成図、第３図乃至第７図は上記基本構成に基づ
く本発明のバイアス回路の具体的回路構成図、第８図は
従来のバイアス回路の構成図、第９図は本発明のバイア
ス回路の原理を説明するための回路構成図。 Ｑｌ 、Ｑ２ 、Ｑ３ 、Ｑ４ ・・・トランジスタ
、Ｒ１，Ｒ１２・・・抵 抗、 Ｖｃｃ・・・電源電圧、 ＧＮＤ 出接地端、 世” ｖＢＢ逓倍回路。 茅 １ 口 第 ２図 ′＄３ 図 （α−ｔ） ｌ−／）（α−２
−１） （（１−２−；りＴｓ 図 （１％−２−６） 、ｙｇａ ＣＣ−７） Ｃ（Ｌ−１）
ＣＣ−２−１） （Ｃ−２−２
）第 ８ 回 χ ｑ （Ａ） ＜Ｃ） 口 ＣＢ） ＣＤ）
Claims (1)
- 【特許請求の範囲】 エミッタが第１の基準電位に接続され、コレクタとベー
スが第１の線路により接続される第１のトランジスタと
、この第１のトランジスタと同一極性でエミッタ面積が
異なり、エミッタが前記第１の基準電位に第１の抵抗を
介して接続され、ベースが前記第１のトランジスタのベ
ースに接続される第２のトランジスタと、前記第１のト
ランジスタと極性が異なり、エミッタが第２の基準電位
に接続され、コレクタが前記第１のトランジスタのコレ
クタに接続される第３のトランジスタと、この第３のト
ランジスタと同一極性でエミッタが前記第２の基準電位
に接続され、ベースが前記第３のトランジスタのベース
に接続され、コレクタとベースが第２の線路により接続
されると共にコレクタが前記第２のトランジスタのコレ
クタに接続される第４のトランジスタを有し、 前記第１のトランジスタのエミッタと第１の基準電位間
かもしくは前記第１のトランジスタと第３のトランジス
タのコレクタ相互間のいずれかに挿入される第２の抵抗
と共にトランジスタのベース・エミッタ間電圧の逓倍電
圧を発生する電圧発生手段を前記第１のトランジスタと
第３のトランジスタのコレクタ相互間かもしくは前記第
１の線路中のいずれかに有して構成されてなるか、ある
いは前記第２のトランジスタと第４のトランジスタのコ
レクタ相互間かもしくは前記第４のトランジスタのエミ
ッタと第２の基準電位間のいずれかに前記第２の抵抗を
挿入接続し、前記電圧発生回路は前記第２のトランジス
タと第４のトランジスタのコレクタ相互間かもしくは前
記第２の線路中のいずれかに有して構成されてなること
を特徴とするバイアス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59273685A JPS61154303A (ja) | 1984-12-27 | 1984-12-27 | バイアス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59273685A JPS61154303A (ja) | 1984-12-27 | 1984-12-27 | バイアス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61154303A true JPS61154303A (ja) | 1986-07-14 |
| JPH0249048B2 JPH0249048B2 (ja) | 1990-10-29 |
Family
ID=17531120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59273685A Granted JPS61154303A (ja) | 1984-12-27 | 1984-12-27 | バイアス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61154303A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01143510A (ja) * | 1987-11-17 | 1989-06-06 | Burr Brown Corp | 二端子温度補償式電流源回路 |
| JPH05206755A (ja) * | 1992-01-29 | 1993-08-13 | Nec Corp | 基準電圧発生回路 |
-
1984
- 1984-12-27 JP JP59273685A patent/JPS61154303A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01143510A (ja) * | 1987-11-17 | 1989-06-06 | Burr Brown Corp | 二端子温度補償式電流源回路 |
| JPH0570326B2 (ja) * | 1987-11-17 | 1993-10-04 | Burr Brown Corp | |
| JPH05206755A (ja) * | 1992-01-29 | 1993-08-13 | Nec Corp | 基準電圧発生回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0249048B2 (ja) | 1990-10-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |