JPS61153768A - 高速位置合せ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、画像データの高速位置合せ装置に関し、特に
分散型デジタル相関器を用いた高速位置合せ装置に関す
る。

［従来技術１ パターンマツチング法を用いた画像認識では、画像マト
リックスのデータ数が多数であるので、テンプレートの
画像と原画像の２次元相互相関をソフトウェアでコンピ
ュータにより計算するには、真人な時間を必要とし、高
速位置合せを行うことはできなかった。一方、デジタル
データの相関をハードウェアで高速に実行するデジタル
相関器がアメリカ合衆国のＴＲＷ　ＬＳＩプロダクツ社
により開発されたが、この相関器ＴＤＣ−１０２３Ｊで
並列局所相関を行うにはビン数が大すぎてかつ高価すぎ
るという欠点があり１画像データの位置合せ装置を高速
にかつ廉価に構成するのは実際上困難であった・ ［目　　的］ 本発明の目的は、上述の問題点に鑑み、テンプレートの
画像に対して移動した原画像の移動量を相関値により測
定して、テンプレートの画像と原画像の位置合せを高速
に行うように構成した２次元データの高速位置合せ装置
を提供することにある。

本目的を達成するため１本発明は、基準画像を２次元マ
トリックスＮ×Ｍ（Ｎ、Ｍ　　は整数）の所定の座標位
置（Ｎ／２　、に／２）に遅延させた後、原画像を前記
２次元マトリックスＮ×Ｍ上の指定した座標位置まで順
次遅延させる第１の手段と、第１の手段により遅延され
た基準画像を記憶する第２の手段と、ｗ４１の手段によ
り順次遅延された原画像と第２の手段に記憶された基準
画像との相関値を順次算出する第３の手段と、第３の手
段で算出された相関値が最大となる座標位置を検出して
、検出した当該座標位置に第１の手段を介して原画像を
遅延させる第４の手段とを具備し、かつ第１の手段およ
び第３の手段とが分散型デジタル相関器を局所並列に配
置した局所並列相関器群からなることを特徴とする。

［実　施　例］ 以下、図面を参照して本発明の詳細な説明する。

第１図は分散型デジタル相関器を用いて構成した本発明
高速位置合せ装置の構成例を示す、ここで、ｌＯはアナ
ログ画像信号を多値のデジタル信号に量子化する高速Ａ
−Ｄ変換器である。１００はその量子化レベル数ｎに応
じて複数ｎ債のＮ×Ｍ（Ｎ、Ｍは整数）局所並列相関器
を有するＮ×Ｍ局所並列相関器群であり、　Ａ−Ｄ変換
器１０から入力したデジタル画像信号または不図示の外
部のフレームメモリから入力したデジタル画像信号をＮ
×Ｍマトリックス上での二次元の遅延を行う。

１５は局所並列相関器群１００から出力したデジタル画
像信号の入力光をシーケンス制御用のパラレルインタフ
ェース３０の切換信号に応じて切換えるゲート回路、２
０はゲート回路１５を介して入力したデジタル画像信号
または不図示の外部のフレームメモリから入力したデジ
タル画像信号をテンプレート画像として記憶するフレー
ムメモリである。

また、２００−１，２００−２はそれぞれ１ビツトの垂
直・水平同期信号等を遅らせて二次元画像の位置合せを
行わせるためのＮ×Ｍ局所並列相関器であり、水平垂直
同期信号を遅延させることにより、画像データをピクセ
ル（画素）を１単位とするＮ×Ｍマトリックス画面内の
マイクロコンピュータ３５で指定された任意の二次元点
に遅延させる。

３００はＩ　Ｘ　Ｌ　（１，Ｌ　　は整数）の局所並列
相関器を上述の量子化レベルに応じて複ａ個有するＩＸ
Ｌ局所並列相関器群であり、第１のゲート回路１５を通
じて直接入力したデジタル画像と、第２のゲート回路２
５を通じてフレームメモリ２０から入力したテンプレー
ト画像との相関を量子化レベルの全ビットを使用して２
次元で局所並列に算出する。

４０はこの局所並列相関器群３００から出力する相聞値
の画面毎の総計を行い、その結果をマツチング判定信号
として出力するカウンタであり、このカウンタ４０の出
力信号は第２のパラレルインタフェース４５を通じてマ
イクロコンピュータ３５に送出される。

マイクロコンピュータ３５は一般的な中央演算処理装置
（ＣＰＵ）としての機能を有し、第９図に示すような本
発明に係る制御手順をあらかじめ格納したプログラムメ
モリを備え、この制御手順に従って後述するような局所
並列処理を画面全体に対して順次走査する等の各種制御
動作および必要な演算・判定処理等を行う。

例えば、第１のパラレルインタフェース３０を通じて送
られるマイクロコンピュータ３５の制御信号により入力
画像を、テンプレート画像に対して遅延させることによ
り、画面−ヒの任意のマトリックス位置に順次動かして
（第２図（Ａ）、（Ｂ）参照）、その相関を算出し、最
大の相関値の得られる位置へ入力画像を再び移動させて
入力画像からテンプレート画像をピクセル単位で全画面
を引算し、この結果を不図示のＴＶモニタで表示して観
察することができる。

以りの構成において、まず最初にＴＶカメラやＣＯＤ　
（電荷結合素子）の画像読取装置等から入力したアナロ
グ画像信号を高速Ａ−Ｄ変換器ＩＯで量子化したデジタ
ルデータ、または外部のフレームメモリ（不図示）から
入力したデジタルデータを、Ｎ×Ｍマトリックスの局所
並列相関器群＋００で、第２図で後述のような２次元の
遅暎を行い、ゲート回路１５を通じてフレームメモリ２
０にテンプレートの画像として記憶する。この２次元？
！延時に使用する垂直同期信号および水平同期信号が、
Ｎ×Ｍ局所並列相関器２０Ｇ−２を通過したタイミング
で、ゲート回路１５を開いてフレームメモリ２０にテン
プレート画像を記憶する。

次にＡ−Ｄ　ｆ換器！０で量子化した原画像データ、ま
たは外部のデジタルメモリ（不図示）から入力した原画
像データをＮ×Ｍ局所並列相間器群１００を用いて、Ｎ
×Ｍマトリックス（画素）内の任意の二次元点に順次遅
延させ、ゲート回路１５を通じてＩＸＬ局所並列相関器
群３００のデータレジスタに入力する。また、同時に垂
直・水平同期も一対（７）Ｎ×Ｍ局所並列相関器２００
−１．２００−２を用イテ同様に遅延させて、ＩＸＬ局
所並列相関器群３００内でのバッファメモリへの書込み
タイミングを制御する。

）、述のＩＸＬ局所並列相関器群３００の各相関器のリ
ファレンスデータ入力端子には開かれたゲート回路２５
を通じてフレームメモリ２０に記憶されたテンプレート
の画像が入力し、その際、マスクデータは使用しないの
で、マスクデータ入力端子は全てハイレベルにプルアッ
プする。ＩＸＬ局所並列相関器群３００から出力する相
関値はカウンタ４０で計数され、カウンタ４０の計数値
はパラレルインターフェース４５の入力制御によりマイ
クロコンピュータ３５に入力する。

第２図（Ａ）　、　（Ｂ）は第１図のＮ×Ｍ局所並列相
関器群１００の動作を説明する図である。なお、本図（
Ｂ）のマトリック内の数値はアドレスを表す、第２図（
Ａ）に示すように、このＮ×Ｍ局所並列相関器群１００
によりテンプレートの画像ＣＩは原画像Ｃ２により水平
方向でＮ／２（ピクセル）、垂直方向でＮ／２（ピクセ
ル）だけ遅延して記憶される。このとき、局所並列相関
器による二次元の相間Ｙ（ｎ、ｍ）は一般に次式（１）
で表わされる。

Ｙ　（ｎ、ｍ）　　＝　　Σ　ΣＦ　（ａ、ｂ）　　Ｇ
　（ｎ−ａ、ｍ＋ｂ）　　　　　（１）また、デジタル
相関器の相関１１０　ＩＩと°“ｌ　ＩＩのデータを符
号間数ｓｇｎと考えると次式（２）となる。

よって、上式（１）をデジタル相間器に適用すると次式
（３）となる。

第２図に示すような８×８局所並列相関器群１０Ｇにお
いて、テンプレートの画像を座標（４，４）に遅延させ
る場合には、上式（３）には、となる。この式（４）は
、座１（４，４）の位置で１回相関を計算処理すること
が、テンプレートの画像を座標（４，４）分だけ遅延す
ることと同じことになることを意味ｆる。

次に、Ｎ×Ｍ局所並列相聞器群１００において原画像は
マイクロコンピュータ３５からパラレルインタフェース
３０を通じて入力したリファレンスデータ、マスクデー
タおよびリファレンスクロｉり・マスククロックととも
に入力され、８Ｘ８マトリツクス内の座標（１，１）　
（１，２）、（１，３）・・・（２，１）。

（２，２，）　　・・・を順次指定され、テンプレート
の画像と原画像の相関値が画面毎に測定される。

第３図は第１図のＮ×Ｍ局所並列相関器群１００の内部
構成例を示す０本図ではＮ×Ｍが８Ｘ８の場合を示す、
ここで、１１０〜１１７は８個の同一の８×８局所並列
相関器であり、上述の８個はデジタル画像データの量子
化レベルが８ビツト（ビット０〜７）の場合に対応する
０画像のコントラストレベル（Ｉ淡しベル）の各ビット
データはそれぞれ対応の８×８局所並列相関器に並列に
入力し、ビット毎の相関が演算される。垂直同期信号、
水平同期信号、コンバータクロックおよびパラレルイン
タフェース３０からのＭ（マスク）データ、Ｍクロック
は各８×８局所並列相１ｓｆｌ器１１０〜１１７に共通
に接続して入力する。

第４図は第１図の局所並列相関器２００−１，２００−
２および第３図の各８×８局所並列相関器１１０〜１１
７の内部構成例を示す、ここで、２１Ｏ〜２１６は入力
デジタル画像または水平同期信号または垂直同期信号を
各水平周期分だけ遅延させるバッファメモリ、２１７は
バッファメモリ２１０〜２１６の書込みタイミングを制
御するメモリコントロール、２１Ｂおよび２１８はバッ
クアメモリ２１０〜２１Ｂからの各水平周期のデータを
パイプライン方式で垂直同期合せするためのシフトレジ
スタである。

また、２３０はコンバータクロックを反転してシフトレ
ジスタ２１８へ送出するインバータである。

２４０は第７図で後述する８×８分散塑デジタル相関器
であり、この相関器２４０のデータ入力端子ＤＯ〜Ｄ７
に各水平周期のデータまたは信号が入力する。また、パ
ラレルインタフェース３０から送られてきたＲ（リファ
レンス）データ、Ｍ（マスク）データ、Ｒ＠Ｍ（リファ
レンス・マスク）クロックは相関器２４０の対応の入力
端子ＲＯ，ＭＯ，Ｒ−Ｍクロックに入力する。また、そ
の相関器２４０のＲアウト、Ｍアウトを次段の入力端子
に順次接続する。

このように、分散型デジタル相関器を利用した上述の８
×８局所並列相関器では、第４図に示すように、遅延し
た垂直拳水平同期とコンバータクロックとパラレルイン
ターフェース３０からのＲｌＭ、クロックとでメモリー
コントロール２１７ヲ制御し、入力データまたは信号を
バックアメモリ２１０〜２１Ｂで各水平周期分だけ遅延
させ、シフトレジスタ２１８〜２１９で各バッファメモ
リ２１０〜２１Ｂの出力データを垂直同期合せのための
パイプライン処理をさせ、８ビット×８個の分散型デジ
タル相関器２４０のデータ入力端子Ｉｌ］０〜Ｄ７に入
力する。相関器２４０のＲ，Ｍ、Ｒ・Ｍクロック入力端
子にマイクロコンピュータ３５からパラレルインターフ
ェース３０を通じて二次元の任意の点に遅延させるデー
タが供給される。

上述の８×８局所並列相関器２４０の出力８ビツトの中
で、この相関器を二次元の正確な遅延素子に利用した場
合には、最下位ピッ）　０００だけ必要である。１１子
化レベル８ビツトを持つデータの二次元の遅延は上述し
た第３図に示すように、各ビット毎に８×８局所並列相
関器１１０〜１１７を接続して実行する。

第５図は第１図のＩＸＬ局所並列相関器群３００の内部
構成例を示す、なお、ＩＸＬとして８×８を採用した場
合を示す、ここで、３１Ｏ〜３１７はそれぞれ８×８局
所並列相関器、３１８は相関器３１０〜３１３の出力を
論理積演算する４人カアンド回路、３１８は同様に相関
器３１４〜３１７の出力を論理積演算する４人カアンド
回路、３２０は両アンドゲート３１８，３１９の出力を
論理積演算する４人カアンド回路であり、このアンド回
路３２０の出力が第１図のカウンタ４０に入力する。

入力デジタル画像信号がコントラストレベル（濃度レベ
ル）を表わす多ビットのデータの場合で、深み８ビツト
のデータに対する相関を行う高精密８×８局所並列相聞
群では、第５図に示すように、入力データ１ビツト当り
に１個の８ｘ８局所並列相関器３１０〜３１７が接続し
、各８ｘ８局所並列相関器３１０〜３１７から出力する
最大関穀６４を示すピッ）　６　（００７）の論理積を
４人カアンド回路３１８および３１９で求め＠箪結果を
次段の４人カアンド回路３２０にコンバータクロックと
共に入力させ、マツチングしたピクセルをカウンタ４０
で計数する。よって、このときの相互相関は、原画像を
離散化した数列Ｇ（ａ、ｂ）とテンプレートの画像をｆ
ａ散化した数列Ｆ（ａ、ｂ）の相関になり、次式（５）
％式％ すなわち、深み８ビツトの入力データ毎に８ｘ８局所並
列相関器３１０〜３１７を接続し、これらの相関器から
出力する各最大相関値のビット７（ＭＳＢ）の論理積を
４人カアンド３１８．３１！３で演算し、この演算結果
とコンバータクロックとの論理積演算を次段の４人カア
ンドゲート３２０で行い、これによりマツチングしたか
否かを表わす１ビツトデータに変換してカウンタ４０に
送出し、カウンタ４０でマツチングしたビクセル数を計
算する。

第６図は第５図の８ｘ８　（ＩｘＬ）局所並列相関器３
１０〜３１？のそれぞれの内部構成例を示す。

ここで、４１０〜４！６はフレームメモリ２０（第１図
参照）からのテンプレート画像（フレームメモリデータ
）の水平同期を遅延させるバッファメモリ、４１７はバ
ッファメモリ４１０〜４１Ｂの書込みタイミングを制御
するメモリコントロール、４１８および４１９はバッフ
ァメモリ４１０〜４１８からの各水平周期のデータをパ
イプライン方式で垂直同期合せするためのシフトレジス
タである。

また、４２０〜４２６はゲート回路１５を通って１Ｉｉ
ｒ接入力する原画像（原画像データ）の水平同期を遅延
させるバッファメモリ、４２７はバックアメモリ４２０
〜４２８への書き込みを制御するメモリコントロール、
４２８および４２８はバッファメモリ４２０〜４２６か
らの各水平周期のデータをパイプライン方式で垂直同期
合せするためのシフトレジスタである。４３０はコンバ
ータクロックを反転してシフトレジスタ４１８および４
２８へ送出するインバータである９両バー／　７　ｙ　
）　％す群４１Ｇ　〜４１８．４２０〜４２６はデータ
を局所並列に入力させるために遅延するのに用いられる
。

４４０は第７図で後述する８ｘ８分散型デジタル相関器
であり、この相関器４４０のリファレンスデータ入力端
子ＲＯ〜Ｒ７に各水平周期のフレームメモリデータが入
力し、この相関器４４０のデータ入力端子ＤＯ〜Ｄ７に
各水平周期の原画像データが入力する。さらに、相関器
４４０のマスク（Ｍ）データとマスククロックはパラレ
ルインタフェース３゜（第１図参照）から供給されるが
、全部のデータの相関をとるときには、後述のマスクレ
ジスタ（第８図参照）は使用しないのでその相関器４４
０のマスクアウトは次段のマスク入力に順次接続して、
８×８マトリツクスの全部の局所並列相関を許可する。

すなわち、８ビット×８分散型デジタル相関器４４０を
用いて局所並列に構成した二次元相関器３１０〜３１７
では、第６図に示すように、フレームメモリ２０からの
リファレンスデータを二次元に配列するためにメモリコ
ントロール４１７、バッファメモリ４１０〜４１Ｂ、シ
フトレジスタ４１８．４１！３を設け、シフトレジスタ
４１９を分散型デジタル相聞器４００の各リファレンス
データ入力端子（ＲＯ−Ｒ？）に接続し、この相関器４
００の中にテンプレートの画像を入力させる。一方、原
画像も二次元に配列するためにメモリコントロール４２
７．バッファメモリ４２０〜４２Ｇ、シフトレジスタ４
２８．４２！３を設け、シフトレジスタ４２９を分散型
デジタル相関器４４０のデータ入力端子（［１Ｏ−０７
）に接続し、この相聞器４００の中に原画像を入力させ
る０分散層デジタル相関器４４０の出力のビットｅはマ
ツチングした最大相関値６４、つまりビット７（ｏＤ６
）だけ必要である。

すなわち、コンへ−タクロックを入れることによってデ
ータが何ピクセル（画素）合っているかを調べるときに
、多値データが全部合っているか否かを相関値でみる必
要はなく、目的の情報が得られればよい、従って、デー
タが相関器４００に入ったときに最大６４となるビット
１〜７のビット数だけとってくることとした。

第７図は第６図の８×８分散型デジタル相関器４４０お
よび第４図の８×８分散型デジタル相関器２４０の内部
構成例を示す。

ここで、５１０〜５１７はそれぞれ第８図で後述する８
ビツトの単位デジタル相関器（以下、コーリレイタと称
する）であり、各コーリレイタ５１０〜５１７はコーリ
レイタ毎に独立したデータ（被参照データ、以下、Ｄと
略称する）、リファレンス（参照データ、以下、Ｒと略
称する）、マスク（マスクデータ、以下、Ｍと略称する
）のデータ入出力端子ＤＯ〜Ｄ７．ＲＯ〜Ｒ７，ＭＯ〜
Ｍ７を有するが、Ｄクロック（データクロック）、Ｒク
ロック（リファレンスクロック）１Ｍクロック（マスク
クロック）の回線は各コーリレイタ５１０〜５１７に共
通に接続している。

また、８００はパイプラインデジタルサマー（パイプラ
イン式デジタル加算器）であり、上述の８個のコーリレ
イタ５１０〜５１７の相関値出力を合計して２の補数表
示の並列７ビツトのデータで出力する。８００はパイプ
ラインデジタルサブトラクト（パイプライン式デジタル
減算器）である、５２１は闇値を設定可能にするサブト
ラクトデジタルレジスタであり、被減算データ（以下、
Ｓデータと略称する）を記憶して、クロック（Ｓクロッ
ク）に同期して８ビツトのＳデータを出力する。パイプ
ラインデジタルサブトラクト９００は、パイプラインデ
ジタルサマー８００からの合計値データとサブトラクト
データレジスタ５２１からの被減算データ（Ｓデータ）
との減算を実行して、２（２進）の補数表示のデータ７
ビツト、符号１ビツト（サインビット）の並列８ビツト
データで出力する。

上述のパイプラインデジタルサマー８００の内部シフト
レジスタのクロックにはＤクロックが用いられ、パイプ
ラインデジタルサブトラクト８００の内部シフトレジス
タはこのＤクロ・ンクをインバータ５１８で反転した反
転クロックでラッチされる。

すなわち、Ｎ×Ｍマトリックスの任意の点に画像の中心
を遅延させたり、またテンプレートの画像と原画像との
相関を取る分散型デジタル相関器２４０．４４０では、
第７図に示すように、８ビツトのデジタル相関器（コー
リレイタ）を８個（５１Ｏ〜５Ｉ７）内蔵し、各デジタ
ル相関器５１０〜５１７のデータ、リファレンスデータ
、マスクデータの入出力を独立に配置し、データクロッ
ク、リファレンスクロック、マスククロックを共通に使
用している。各相関器５１０〜５１７の出力の各４ビツ
トデータはパイプラインデジタルサマー８００に入力し
て７ビツトの並列データとなり、さらにパイプラインデ
ジタルサブトラクト９００で基準データ（サブトラクト
データ）との減算が行われ、サインビット付きの２の補
数表示の８ビット並列で出力される。

第８図は第７図の各８ピツトコーリレイタ（単位デジタ
ル相関器）の内部構成例を示す、ここで、［１１１はデ
ータレジスタとしての８ビツトシフトレジスタで、５０
ｎｓで時間シフトした１ビツトのデータ入力６０１゛と
データクロック６０２とが入力する。６１２はリファレ
ンスレジスタとしての８ビツトシフトレジスタで、基準
となる比較画像データ（テンプレートデータ）等のリフ
ァレンスデータ（参照データ）ＢＯ２とリファレンスク
ロック６０４とが入力する。θ１３は相関を実行するビ
ットを規定するマスクレジスタとしての８ビツトシフト
レジスタで、マスクデータ６０５とマスククロック６０
６とが入力する。

また、６１４は後述の４ビツトシフトレジスタであり、
４ビツトのデータ（符号ビット付の２補数値）６０７〜
ＢＩＱを出力する。６２１は符号関数同志の乗算を実行
するエックスクルーシブノアゲート群（以下、ＥＸ、Ｎ
ＯＲゲート群と称する）であり、上述のデータレジスタ
８１１　とリファレンスレジスタ８１２との各出力ビッ
トが入力する８個のＥＸ、ＮＯＲゲートからなり、その
各ＥＸ、ＮＯＲゲートは両レジスタ８１１　とｅｔ２の
出力が１１！１　、１１ＱＩ“にかかわらず一致すると
信号１１１．１１が出力する。

８２２はＥＸ、ＮＯＲゲート群６２１の各出力とマスク
レジスタ８１３の各出力との論理積演算を債別にする８
情のアンドゲートからなる相間実行制御用アンドゲート
群（以下、ＡＮ［ｌゲート群と称する）である６図の破
線で囲む６２３は、ＡＮＤＮ−ゲート群３の出力（相関
値）を合計して並列ビットに変換する、つまり一致した
数（相関）をかぞえて並列のデータで出力するパイプラ
イン式のデジタル加算器（パイプラインデジタルサマー
）である。

ＡＮＤＮ−ゲート群２から出力したピッ）１とビット２
の相関値データは、デジタルサマー６２３内の１段目Ｈ
１のエクスクル−シブオアゲート（以下、　ＥＸ、ＯＲ
ゲートと称する）とへＮＯゲートからなる半加算回路に
入力する。同様に、ビット３と４、ビット５と６．ビッ
ト７と８の相関値データは１段目６３１の対応する半加
算回路に入る。ここで、６３１〜６３６はデジタルサマ
ー６２３内の各段の回路を示す。

上述の１段目６３１の各ＥＸ　、　ＯＲゲートと各ＡＮ
Ｄゲートの出力はそれぞれ別個に２段目６３２の２人力
のＥＸ、ＯＲゲートとＡＮＤゲートとに入力する。２段
目８３２の最下位へＮＯゲートの出力と次のＥＸ、ＯＲ
ゲートの出力とは２人力のＥＸ、ＯＲゲートに出力する
。ビット５からビット８までを２段目６３２の同様な回
路に通過させ、ビット１〜４までの出力とビット５〜８
までの出力とをたすきがけしたのが３段目８３３である
。４段目６３４は３段目６３３の最下位のＡＮＤゲート
の出力と次のＥＸ、ＯＲゲートの出力とを半加算し、前
の段６３２と同様にＥＸ、ＯＲゲートに出力する。

３段目８３３．！−４段目１１３４　（７）ＥＸ、ＯＲ
ゲートカラ出力した４ビツトの並列データはシフトデー
タ［１１４にデータクロック６０２の反転したタイミン
グでラッチされる。６３７はこのデータクロック８０２
の反転を行うインバータである。

すなわち、上述のデジタル相関器は、第８図に示すよう
１ビツトのデータが入力して時間シフトするデータレジ
スタ８１１．１ビツトのテンプレートのデータが入力す
るリファレンスレジスタ８１２）相関を実行するか否か
をビット毎に規定するマスクレジスタＢ１３、相関の乗
算を実行するエクスクル−ジグ・ノア６２１、その相関
を実行するビットを指定するアンド回路６２２）および
相関を行った結果得たビット数を並列データにＭＳ換え
るパイプライン争デジタルサマー６２３とから構成され
る。なお、上述の相関の乗算は１ビツトのデータとリフ
ァレンスデータとが符号関数で同一であるので、その符
号関数の乗算となる。

次に、第９図のフローチャートを参照して第１図の本発
明装置の動作例を説明する。

まず、第２図に示すように、フレームメモリ２０にテン
プレートの画像（基準画像）を座標（Ｎ／２．Ｎ／２）
に遅延させて記憶する（ステップＳ１）　、次にパラレ
ルインターフェース３ｏからの信号により垂直帰線期間
を検知して（ステップＳ２）Ｎ×Ｍ局所並列相関器群１
００とＮ×Ｍ局所並列相関器２００−１，２００−２に
同一のリファレンスデータ。

マスクデータ、リファレンス・マスククロックとを入力
させ、Ｍ初は座Ｊ１（１，１）を原画像の中心点にする
（ステップ５３）０次に垂直同期からＩＸＬ局所並列相
関器群３００を使用して原画像とテンプレート画像との
相関値をカウンタ４０でカウントする（ステップＳ０゜ 次の垂直帰線期間に（ステップＳ５）、パラレルインタ
ーフェース４５を通してデータをマイクロコンピュータ
３５に入力する（ステップ５８）０次に最初のステップ
Ｓ２に戻って座標（２，１）を原画像の中心にするため
に８ビット×８デジタル相間器群１００にＲデータ、Ｍ
データ、Ｒ−Ｍクロックを供給する０以上の処理（ステ
ップＳ２〜Ｓ？）をＮ×Ｍ回実行して相関の最大値をＴ
Ｖモニタ等に表示しくステップＳ８）、また相間が最大
になる回数を決定する（ステップＳ８）。

さらに、次の垂直＊１１Ｅ間を検知して（ステップ５Ｉ
Ｏ）、上述の相関最大値を得たＲデータ、ＭデータをＮ
×Ｍ局所並列相関器群１００に転送して、相関の最大と
なる座標位置に原画像を移動させ（ステップ５ｌ１）、
ＩＸＬ局所並列相関器群３００で原画像からテンプレー
ト画像を減算しくステップ５１２）、この減算結果をマ
イクロコンピュータ３５を介してＴＶモニタで映像とし
て表示すれば、一部の変化した部分またはずれた部分が
明度差または色彩差となって明瞭に観察できる（ステッ
プ５１３）、さらに、また再びステップＳ２１に戻りス
テップＳ１３までの処理を繰り返せば、動く対象物に対
してどこが合っていないかを実時間で逐時観察できる。

［効　果］ 以上説明したように、本発明によれば、簡潔な構造の分
散型デジタル相関器を複数項する局所並列相関器群を画
像データの遅延回路として用いることにより、画面の二
次元的広がりの中で原画像を参照画像（基準−Ｍりに対
して相対的に順次移動させながら相関値が最大となる位
置を検出し、この検出した位置に画像を移動させるよう
にしたので１画像位置合せが高速にかつ廉価に達成でき
る。

特に、本発明はテンプレートの画像と原画像の相関性が
高い画像の高速位置合せに好適である。

すなわち、本発明によれば、原画像が小マトリックスＮ
×Ｍでずれた場合には、自動的にその移動置割検出し、
その検出値に応じて座標を補正してパターンマツチング
を実行し、また分散型デジタル相関器がハードウェア構
成で高速に相関処理をするので１例えば８×８マトリツ
クス内の相関と位置合せをテレビのノン・インターレー
ス方式で約１　ｓｅｃで処理することができる。また、
本発明は相関処理を実行する分散型デジタル相関器が高
速であるので、例えば１０２４Ｘ　１０２４の画像マト
リックスを必要とする高品位画像に対しても十分に対応
することができる。従って、未発明によればＩＣのマス
クパターン検査等の製品検査の自動化において、製品の
位置がマトリックスＮ×Ｍ内にずれた場合でも製品をの
せたテーブルを機械的に動かさなくてもＴＶ画像のみを
移動させることにより、数秒で画像位置を補正してパタ
ーンマツチングを実行することができ、検査の高速化と
高精度化が図れる。さらにまた１本発明では簡潔な構成
の同一の相関器を複数組合せて構成しているので、コス
トダウンが図れる。

【図面の簡単な説明】

第１図は分散型デジタル相間器を用いた本発明高速位置
合せ装置の構成例を示すブロック図、第２図（Ａ）　、
　（Ｂ）は第１図のＮ×Ｍ局所並列相関器群１００の動
作例を示す説明図、 第３図は第１図のＮ×Ｍ局所並列相関器群１００の内部
構成例を示すブロック図。 第４図は第３図の各Ｎ×Ｍ局所並列相関器１１０〜１１
７の内部構成例を示すブロック図、第５図は第１図のＩ
ＸＬ局所並列相関器群３００の内部構成例を示すブロッ
ク図、 第６図は第５図の各ＩＸＬ局所並列相関器３１０〜３１
７の内部構成例を示すブロック図、第７図は第４図の分
散型デジタル相関器２４０および第６図の分散型デジタ
ル相関器４４０の内部構成例を示すブロック図、 第８図は第７図の各単位デジタル相関器（コーリレイタ
）５１Ｏ〜５１７の内部構成例を示す回路図、 第９図は第１図の本発明装置の動作例を示すフローチャ
ートである。 ！０・・・Ａ−Ｄ変換器、 １５・・・ゲート回路、 ２０・・・フレームメモリ、 ２５・・・ゲート回路、 ３０・・・パラレルインタフェース、 ３５・・・マイクロコンピュータ。 ４０・・・カウンタ、 ４５・・・パラレルインタフェース。 １００・・・Ｎ×Ｍ局所並列相間器群、１１０〜１１７
．３１０〜３１７−・・局所並列相関器。 ２００−１．２００−２　・・Ｎ　Ｘ　Ｍ局所１列相１
ｍ器２１０〜２１７．４１０〜４１８．４２０〜４２Ｇ
・・・バッファメモリ、 ２１８．２１９，４１８．４１１＋、４２８．４２９・
・・シフトレジスタ、 ２４０．４４０・・・分散型デジタル相関器、３００・
・・ＩＸＬ局所兼列相関器群、５１０〜５１７・・・コ
ーリレイタ （デジタル相関器）。 ８００・・・パイプラインデジタルサマー、８００・・
・パイプラインデジタル サブトラクト。

Claims (1)

1. 【特許請求の範囲】 １）基準画像を２次元マトリックスＮ×Ｍ（Ｎ、Ｍは整
   数）の所定の座標位置（Ｎ／２、Ｍ／２）に遅延させた
   後、原画像を前記２次元マトリックスＮ×Ｍ上の指定し
   た座標位置まで順次遅延させる第１の手段と、 該第１の手段により遅延された前記基準画像を記憶する
   第２の手段と、 前記第１の手段により順次遅延された前記原画像と前記
   第２の手段に記憶された前記基準画像との相関値を順次
   算出する第３の手段と、該第３の手段で算出された相関
   値が最大となる座標位置を検出して、検出した当該座標
   位置に前記第１の手段を介して前記原画像を遅延させる
   第４の手段とを具備し、 かつ前記第１の手段および前記第３の手段とが分散型デ
   ジタル相関器を局所並列に配置した局所並列相関器群か
   らなることを特徴とする高速位置合せ装置。 ２）特許請求の範囲第１項記載の装置において、前記第
   ４の手段は、垂直同期毎に前記相関値を前記第３の手段
   から取り込み、前記Ｎ×Ｍのマトリックス内の最大相関
   を得る座標を検索する検索手段と、 前記画像と前記原画像とがマッチングしたかを判定する
   判定手段とを有することを特徴とする高速位置合せ装置
   。