JPS60129890A - デイジタル信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は画像信号処理等を高速に実行することのできる
ディジタル信号処理装置に関する。

従来例の構成とその問題点 超ＬＳ　Ｉ　（ｌａｒｇｅ　５ｃａｌｅ　ｉｎｔｅｇｒ
ａｔｅｄｃｉｒｃｕｉｔ）の技術により小型で、高速の
プロセサやメモリーが各種の信号処理に使用されている
。

特に高度の処理のために一般にＤ　Ｓ　Ｐ　（ｄｉｇｉ
ｔａｌｓｉｇｎａｌ　ｐｒｏｃｅｓｓｏｒ）と呼ばれて
いるプロセサが使用される０これはＡ　Ｌ　Ｕ　（ａｒ
ｉｔｈｍｅｔｉｃ　ｌｏｇｉｃｕｎｉｔ　）以外に専用
の乗算器等を有し、データの処理が高速に出来るもので
ある。現在のところ、これらのプロセサを用いて音声帯
域の信号まではほソリアルタイムで処理できる。

ＤＳＰの平均的な命令サイクルは２５０　ｎｓ程度であ
る。音声のサンプリングを２０　ＫＨｚとすると、１サ
ンプリング時間は５０μｓとなるので、この時間内に処
理できる命令回数は２００回となる。この程度の命令回
数が可能であれば大力の処理はでき、音声の認識２合成
、ディジタル伝送のための各種帯域圧縮等がリアルタイ
ム処理できる。

一方、医用、パターン認識等２画像処理の場合を考える
。音声信号ではサンプリングはせいぜい６０　ＫＨｚで
あり、画像信号の場合のサンプリングは１ｏ〜２０　Ｍ
Ｈｚと高い。従って画像処理をリアルタイムで実行する
場合、音声信号の処理に比べて２桁以上の処理スピード
が必要とされる。例えばビデオ信号が１０　ＭＨｚのサ
ンプリングであるとすると、音声信号の場合よシも処理
数が少ないとしても、このサンプリング時間内で１００
命令以上の処理が必要とされる。すなわち命令のサイク
ルタイムがＩｎｓ以下でないとリアルタイム処理ができ
ないことになる。

これを実現する方法として、デバイスの性能を向上する
ことが考えられる。現在のＤＳＰはＭ。

Ｓ型ＬＳＩで構成されているので、このＤＳＰを一バイ
ポーラ型ＬＳＩにすればスピードを早くすることができ
る。しかしながら現在の技術では一桁程度の差しか早く
することができない。

一方システム的に実現する方法として並列処理が考えら
れており、画素分のＡＬＵや乗算器をアーレイ状に構成
する完全並列処理方法が提案されている。しかしながら
システムが膨大になり、ＡＬＵや乗算器を接続する配線
も複雑化し、それらの各ＡＬＵをコントロールするメイ
ンプロセサが必要となるなど非常に大型のシステムとな
る。ところでビデオ信号のデータ量は非常に多く、１フ
レ一ム分のメモリとして４Ｍｂｉｔ程度必要と言われて
いる。大容量のメモリとしてはＭＯＳ型が向いているが
、書き込み、読み出しに時間がかかり、リアルタイムの
データの出入れは不可能である。

バイポーラメモリはスピードは早いが、メモリ容量が小
さいので、画像データのメモリには不向きである。

発明の目的 以上の様に、現在のデバイスではリアルタイムでの画像
信号処理は困難である。こうした従来の欠点に鑑み、本
発明は、画像データの並列信号処理およびパイプライン
信号処理によシ、リアルタイムの画像信号処理を可能と
するディジタル信号処理装置を提供するものである。

発明の構成 本発明のディジタル信号処理装置は、シリアルデータと
して入力される複数ラインの画素データと複数個の定数
データをストアする複数ラインのシフトレジスタと、こ
のシフトレジスタの画像データと定数データを乗算する
複数個のパイプライン形乗算器と、前記シフトレジスタ
のシリアル画素データ又は前記乗算器の結果の中から１
個ないし２個のデータを選択する複数個のマルチプレク
サと、このマルチプレクサの出力データを１ビツタを２
個づつ順次演算処理して、一つのデータとして出力する
装置からなる。

実施例の説明 画像信号の処理には、入力ディジタル信号を２値化して
パターン認識するための前処理として、エツジを保持し
たままのスムージング、エツジ検出、フィルタリング等
がある０又、画像信号を２値化したあとでは、パターン
認識し易くするために細線化、拡張といつた処理がある
。これらの処理においては、１度の処理で必要とする画
素はある画素を中心として、３×３＝９ケから１６Ｘ１
６−２５６ケ程度で、全体の画素に渡ることはない。

このため、１つのプロセサに多くの画素データを読み込
む必要がない。

本発明はこうした画像処理に適したもので、以下第１図
の実施例をもとに説明する０この実施例は８ピｙ）の画
素データで、３Ｘ３＝９個の画素線で９個の画素のデー
タ線と９個の乗算器出力データ線からなる。３−１から
３−９はマルチプレクサで１０個のデータの中から２本
のデータを出力する。４−１〜４−１６はＡ　Ｌ　Ｕ　
（Ａｒ　ｉ　ｔｈｍｅｔ　ｉｃＬｏｇｉｃ　Ｕｎｉｔ）
でパイプライン処理用にデータ保持レジスタを持つ。５
−１から５−１６は条件付計算のためのシフトレジスタ
ブロック、６はタイミングを合せるだめのシフトレジス
タ、である。

７−１〜７−３はディジタル化された画像信号の入力端
子で、入力端子７−２に入力される画像信号を基準とす
れば、入力端子７−１には１Ｈ前の信号が入力され、入
力端子７−３には１Ｈあとの信号が入力されるものとす
る。８−１〜８−３は入力端子７−１〜７−３と同様に
画像信号の入力端子かあるいはフィルタなどの定数を入
力する端子である。９は演算処理された画素の出力端子
、１０は前記説明したブロックの動作をコントロールす
る演算制御部である。

５ヘブロック１−１〜１−９を詳しく表わしたもの４第
２図である。各ブロックの中味は同じであるのでブロッ
ク１−１について説明する。７−１゜８−１は第１図に
対応した入力端子である。

１１−１〜１１−８はシフトレジスタで画像信号の画素
データが８ビフトなら８段構成となる。

１２−１〜１２−８もシフトレジスタで、画素データ又
は定数を遅延する。１３−１〜１３−８はアンドゲート
で、１４は全加算器、１５は１つ前のデータをストアす
るレジスタ、１６はパイプライン化のだめのラッチ、１
７は乗算結果の出力端子、１８は一画素分遅延された出
力端子、１９．２０は次段のシフトレジスタへの出力端
子である。

７−１端子の画素データは小さいビット側（ＬＳＢ）か
らクロックに従って入力される。このとき８−１の端子
から入力される定数は、すでに１２−１から１２−８の
レジスタにストアされているものとする。この２つのデ
ータはアンドゲート１３で各ビット毎に乗算される。こ
の結果は今加９器１４に送られ部分和が加算されていく
。こ惰加算された値は１６のラッチを介して右に送ら％
　ＬＳＢより出力端子１７に出ていく。キャリーは１５
のレジスタに一時スドアされ、次のクロ・ンクで全加算
器１４に送られる。８ビツトのデータの乗算は１６クロ
ソクで全ビット出力される。端子１８には画素データが
ＬＳＢ側より出力され、端子１９からは次のソフトレジ
スタに出力される。

端子２ｏは定数がＬＳＢより出力され、次のシフトレジ
スタに送られるので、入力端子は８−１のみで良い。

この処理回路は第１図に示す如く９個あるので１度に９
画素の処理が同時にできる。これら９個の乗算処理され
たデータと、画素データは２のデータ線を介して３のマ
ルチプレクサに送られる。

第３図にマルチプレクサ部分を示す０ ３１はマルチプレクサ３２−１〜３２−９は画素の入力
端子、３３は乗算結果の入力端子、３４．３６はデータ
出力端子である。

９個の画素データはマルチプレクサ３１に入りその中か
ら２つの画素データが選択されて端子３４．３５よシ出
力される。１の乗算器出力は１個ずつ９ケのマルチプレ
クサ−に送られる。この例では１個づつマルチプレクサ
に入力されるが、９個の中から選択する方式でも良い０ この様にして選択されたデータは次のＡＬＵに送られる
。第４図にＡＬＵ部分を示す。４１は全加算器、４２は
キャリをストアするだめのレジスタ、４３はパイプライ
ン演算のだめのラッチである。４４．４５はマルチプレ
クサ５３からの入力端子、４６は演算結果の出力端子で
ある。

マルチプレクサ３３からの画素データは端子４４゜４５
に１ビフト毎にＬＳＢ側より入力される。このデータは
全加算器４１で加算あるいは減算される。加算によりキ
ャリが発生する場合には４２のレジスタにストアされ、
次のクロックで全加算器に送られ１つ上のビットに加算
される。演算されたデータは１度にラッチ４３にストア
され、次のクロックで出力端子４６に出力される。この
出力も入力と同様ＬＳＢ側から１ピツトづつ出てくる。

論理演算の場合にはキャリがないのでレジスタ４２の出
力をストップする。また同時に、全加算器４１０部分も
論理演算が出来る様に構成しておく必要がある。この演
算は最大９個捷で並列に実行できる０ 、演算結果は５のシフトレジスタブロックに送られる。

この実施例を第５図に示す。このシフトレジスタブロッ
クの働きは、演算結果に基すいてそのデータを再処理す
るだめのもので、例えば結果が負であれば正にする、即
ち絶対値計算等に使用する。パイプライン演算なので符
号データが得られる捷で処理すべきデータを一時スドア
しておく必要がある。５１−１から５１−８まではシフ
トレジスタ、５２はラッチ回路、５３．５４はアンドゲ
ート、５５は排他論理積ゲート、５６は全加算器、５７
は出力ラッチ、６８はキャリー用のレジスタ、５９はデ
ータ入力端子、６○は出力端子、６１．６２．６３はコ
ントロール信号入力端子である。

５９の入力端子に入力されたデータは５１−１から６１
−８のシフトレジスタに通される。５６の入力端子にコ
ントロール信号がなければ８クロフクで排他的論理積ゲ
ート５５に入り、全加算器５６に入る。そして途中でな
んら処理されることなくこのデータは出力ラッチ５７を
介して出力端子６０に出力される。

次に演算結果が負の場合に正のデータに変換する処理に
ついて説明する。入力端子５９に入力されたデータはク
ロックに従って６１−１から５１−７のシフトレジスタ
にデータのＬＳＢから順に入る。

この状態で入力端子には８ビットデータであればサイン
ビットが入る。データが負であればサインビットは１″
になっている。このタイミングでコントロール端子６１
に同期信号を入れて、入力が１″であれば、ラッチ回路
５２に１″がストアされる。このとき絶対値処理のコン
トロール信号がコントロール端子６２に入っており、ア
ンドゲート５３は常に開いた状態となっている。

次のクロックでデータは５１−８のシフトレジスタに入
り出力される。同時にラッチ５２に°１″が出力され、
データと同時に排他的論理積ゲート擲５に入るため、こ
こでデータは反転される。こｔ反転データは５６の全加
算器に入力される。２の補数表示では負の数を正の数に
するには全ビットを反転してＬＳＢに１″を加える必要
があるため、ＬＳＢが全加算器５６に入ったときだけア
ンドゲート５４に１″が出力される。このコントロール
は入力端子６３のコントロール信号で行う。以上の様に
してデータが反転されラッチ５７を介して出力される。

レジスタ５８はＬＳＢへの°１″の加算でキャリが発生
した場合にストアし、２ビット目以上に加算していくた
めのものである。

同様なデータ処理により５−１から５−８のシフトレジ
スタブロツクからデータが４−９〜４−１２の加算器に
送られる。ここで２つのデータは加算等の処理をされ５
−９．５−１２　のンノトレジスタブロソクに入る。こ
れらの処理ば４−１の加算器あるいは５−１のシフトレ
ジスタブロックの場合と同様である。同様にしてこれら
の２つの出力データはＡＬＵ４−１３．４−１５　、　
シフトレジスタブロック５−１３．５−１５を経て、Ａ
ＬＵ４−１６に入る。ここでマルチプレクサ３−３に入
力された残シの画素データ又は乗算結果との演算がされ
る。データのタイミングを合せるためマルチプレクサ３
−６のあとに適蟲な長さのシフトレジスタ６が入ってい
る。以上の様に処理された画像データは出力端子９に出
力される。これらの一連の動作は１０の演算制御部でコ
ントロールされる。

以−にの本発明のシステム動作を３×３の局所領域にフ
ィルタをかける場合について説明する。

演ｑ４式は次の通りである。

ＩＰ（ｉ）−Σ　ａ　５　ＩＰ　（ｊ）　−−−−・・
・（１）５＝。

■　第１図の入力端子８−１　、８−２　、８−３から
３Ｘ３＝９個のフィルタ定数が予め入力され、１−１〜
１−９の乗算器内のレジスタ１２−１〜１２−ａ（第２
図）等に保持される。

■　画素データも入力端子７−１　、７−２．７−３か
ら３Ｈ分入っており、１−１から１−９の乗算器内のソ
フトレジスタ１１−１〜１ｌ−８（第２図）等に入って
いるものとする。

レジスタ１１−１に入ると乗算が開始され、クロックに
従って出力端子１７よりＬＳＢのデータより出力される
。

■　この出力データはマルチプレクサ３−１〜３−９に
入り選択されて、次のＡＬＵ４−１〜４−８に送られる
。

２つの出力３４，３５（第３図）の一方は零である。

■　４のＡＬＵと５のシフトレジスタブロックをその捷
ま通過し４−９〜４−１２のＡＬＵで次々に加算される
。

■　以上の処理を経て、９個の画素にフィルタ定数を乗
じた結果が９個全部、加算されて出力端子９より出力さ
れる。

次に局所画素データよシエッジ検出する場合の動作を説
明する。３×３領域画素データを第６図の如く表した場
合の演算式は となる。

■　画素データが入力端子７−１　、７−２．７−３か
ら３Ｈ分入っており、１−１〜１−９の乗算器内のシフ
トレジスタ１１−８〜１ｌ−ｓ（第２図）笠に入ってい
るものとする。この状態で各画素のデータのうちＬＳＨ
の値がシフトレジスタ１ｌ−８（第２図）に出力されて
いる。

■　このデータをマルチプレクサ３−１〜３−４゜３−
６〜３−８で選択して２つのデータをＡＬＵ４−１〜４
−３．４−５〜４−７に送る。残りのマルチプレクサの
出力はこの演算では零とする。

■　これらのＡＬＵで減算を行い、４−１〜４−３゜４
−５〜４−７のＡＬＵの出力には、各々（ｃ−ａ）、（
ｆ−ｄ）、（ｉ−ｃｒ）、（ｃｒ−ａ）。

（ｈ−ｂ）、（ｉ−ｃ）の値が出力される。

■　これらのデ〜りはシフトレジスタブロックではデー
タ処理なく、そのままの形で出力され、ＡＬＵ４−９〜
４−１４で加算され、４−１３のＡＬＵの出力には（ｃ
＋ｆ＋ｉ　−ａ　−ｄ−ｇ）の値が、４−１４のＡＬＵ
の出力には（ｇ＋ｈ＋１−ａ−ｂ−ｃ）の値が出力され
る。

■　次にシフトレジスタブロック５−１３．５−１４で
絶対値計算され、ＡＬＵ４−１ｒｓでこれら２つのデー
タが加算され、出力端子９より出力される。

■　以上の演算において、各マルチプレクザ、ＡＬＵ、
シフトレジスタブロックの動作および、どんな処理をす
るのかはすべて演算制御部でコントロールされる。

これら２つの応用例においては、すへてのＡＬＵあるい
はシフトレジスタブロックを使用していないが、応用に
よっては使用する場合もある。マルチプレクサの数等は
適用範囲に応じて適宜きめれば良いことは言う寸でもな
い。

発明の詳細 な説明した本発明のディジタル信号処理装置は次の効果
が期待できる。

（１）局部データをもとにデータ処理するエツジ検出、
スムージング、フィルタリング、細線化。

拡張などはリアルタイム処理が可能となる。

（２）　バイポーラトランジスタの高速デバイスを用い
れば充分な処理速度が得られ、少ないデバイス数で並列
処理のシステムが実現できる。

（３）　ビット並列の並列処理システムに比べてデバイ
ス数が少なめので相互配線が少なく、又半導体集積回路
にする場合にも小さなチンプサイズにおさえることがで
きる。

（４）局所データを連続的に入力するシフトレジスタを
備えていて、演算処理している間に外部からデータを取
シ込むため、スピードの遅い外部フレームメモリーのデ
ータを読み出しリアルタイム処理することができる。

（６）ＡＬＵの演算結果を基に、絶対値割算や正負反転
などの機能が入っており、シかも並列に複数個の処理が
できるので、複雑な演算処理もリアルタイムで行うこと
ができる。

【図面の簡単な説明】

第１図は本発明のディジタル信号処理装置の実例の回路
図、第２図は乗算器部の詳細な構成図、第３図はマルチ
プレクサの構成図、第４図はＡＬＵ部の詳細な構成図、
第５図はシフトレジスタブロックの構成図、第６図は局
所並列処理のための図である〇 １・・・・・・パイプライン形乗算器、３・・・・・・
マルチプレクサ、４・・・・・・ＡＬＵ、５・・・・・
・シフトレジスタブロック。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 第３図 第５図 ｑ 第４図 ６図

Claims (3)

【特許請求の範囲】
1. （１）　シリアルに複数個のデータをストアするシフト
   レジスタと、このシフトレジスタのデータを乗算する複
   数個のパイプライン形乗算器と、前記シフトレジスタの
   データ又は前記乗算器の結果の中から１又は２のデータ
   を選択する複数個のマルチプレクサと、このマルチプレ
   クサの出力データを１ビツトづつ演算する複数個のＡＬ
   Ｕと、このＡＬＵの結果を基に条件演算を行う装置と、
   これらのデータを２個毎に順次演算処理し、一つのデー
   タとして出力する装置を有することを特徴とするディジ
   タル信号処理装置。
2. （２）　定数をストアするシフトレジスタと入力データ
   をシントするシフトレジスタの１部より１ビツト毎に取
   出し、前記定数と論理回路で乗算し、その結果をパイプ
   ライン形乗算器にて部分加算することを特徴とする特許
   請求の範囲第１項記載のディジタル信号処理装置。
3. （３）条件演算を行う装置が、複数個のシフトレジスタ
   を有し、データのサインビットが入力された時に、前記
   サインビットのデータをもとに条件演算を行うことを特
   徴とする特許請求の範囲第１項記載のディジタル信号処
   理装置。